JPH0653349A - マルチチップモジュール基板の配線構造 - Google Patents
マルチチップモジュール基板の配線構造Info
- Publication number
- JPH0653349A JPH0653349A JP4202133A JP20213392A JPH0653349A JP H0653349 A JPH0653349 A JP H0653349A JP 4202133 A JP4202133 A JP 4202133A JP 20213392 A JP20213392 A JP 20213392A JP H0653349 A JPH0653349 A JP H0653349A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- wiring
- substrate
- layers
- reduced
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15192—Resurf arrangement of the internal vias
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】
【目的】多層の配線構造を有するマルチチップモジュ−
ル基板において、その上下層を接続するためのスルホ−
ル数を層ごとに最適化して、不要なスルホ−ル長での浮
遊容量の影響を最小にすることにより、高速信号の伝送
を可能にする。 【構成】モジュ−ル基板を厚さ方向に多階層に分割し
て、ＬＳＩの搭載表面から下に各層毎でスルホ−ルの形
成数を一定割合に削減し、モジュ−ル基板の入出力ピン
に接続する構造。 【効果】これにより余分なスルホ−ルが持つ浮遊容量を
約半減することができ、信号の伝搬遅延も約半減できる
効果がある。
ル基板において、その上下層を接続するためのスルホ−
ル数を層ごとに最適化して、不要なスルホ−ル長での浮
遊容量の影響を最小にすることにより、高速信号の伝送
を可能にする。 【構成】モジュ−ル基板を厚さ方向に多階層に分割し
て、ＬＳＩの搭載表面から下に各層毎でスルホ−ルの形
成数を一定割合に削減し、モジュ−ル基板の入出力ピン
に接続する構造。 【効果】これにより余分なスルホ−ルが持つ浮遊容量を
約半減することができ、信号の伝搬遅延も約半減できる
効果がある。
Description
【０００１】
【産業上の利用分野】本発明は電子回路部品を搭載する
回路基板に係わり、特に、半導体素子を複数個高密度に
実装して、高速信号を搬送するに好適なマルチチップモ
ジュ−ル基板の配線構造に関する。
回路基板に係わり、特に、半導体素子を複数個高密度に
実装して、高速信号を搬送するに好適なマルチチップモ
ジュ−ル基板の配線構造に関する。
【０００２】
【従来の技術】従来のマルチチップモジュ−ルは、例え
ば特開平２−２０３５９５で例示されているようにグリ
−ンシ−ト上に形成された２次元回路パタ−ンを多数枚
積層して厚膜基板を形成し、更にその上部には薄膜によ
る配線層を形成している。そして、これらの２次元回路
パタ−ンの上下層は基板を貫通するスルホ−ルを用いて
電気的な接続を行っている。この場合、スルホ−ルは基
板の上部から下部まで一直線に延びており、このスルホ
−ルから各層の配線パタ−ンと電気的な接続を取る構造
としている。
ば特開平２−２０３５９５で例示されているようにグリ
−ンシ−ト上に形成された２次元回路パタ−ンを多数枚
積層して厚膜基板を形成し、更にその上部には薄膜によ
る配線層を形成している。そして、これらの２次元回路
パタ−ンの上下層は基板を貫通するスルホ−ルを用いて
電気的な接続を行っている。この場合、スルホ−ルは基
板の上部から下部まで一直線に延びており、このスルホ
−ルから各層の配線パタ−ンと電気的な接続を取る構造
としている。
【０００３】また、特開昭５８−７３１９３は上記の例
と同じく厚膜基板上に薄膜の配線パタ−ンを形成した構
造のマルチチップモジュ−ルを示しているが、この場合
は上下層を電気的に接続する方法として厚膜基板内のみ
を貫通するスルホ−ルや途中で切断されたスルホ−ルが
用いられており、特に薄膜部でのスルホ−ルパタ−ンに
は規則性がなく上下層を接続するヴアホ−ルの組合せで
スルホ−ルの機能を実現している。また、薄膜から厚膜
に電気的な接続を取る場合のスルホ−ルの接続パタ−ン
に関してはなんらの言及もない。
と同じく厚膜基板上に薄膜の配線パタ−ンを形成した構
造のマルチチップモジュ−ルを示しているが、この場合
は上下層を電気的に接続する方法として厚膜基板内のみ
を貫通するスルホ−ルや途中で切断されたスルホ−ルが
用いられており、特に薄膜部でのスルホ−ルパタ−ンに
は規則性がなく上下層を接続するヴアホ−ルの組合せで
スルホ−ルの機能を実現している。また、薄膜から厚膜
に電気的な接続を取る場合のスルホ−ルの接続パタ−ン
に関してはなんらの言及もない。
【０００４】一方、ランダムロジックのＬＳＩを複数個
搭載したマルチチップモジュ−ルを設計する場合にはモ
ジュ−ルが必要とする総ゲ−ト数を何個のＬＳＩで実現
するかにより実装基板に要求される配線密度は異なる。
一般にランダムロジックＬＳＩの入出力ピン数はＬＳＩ
内部のゲ−ト数に比例して増加するというＬｅｎｔの法
則がある。 この法則を式で表すと次式の関係になる。
搭載したマルチチップモジュ−ルを設計する場合にはモ
ジュ−ルが必要とする総ゲ−ト数を何個のＬＳＩで実現
するかにより実装基板に要求される配線密度は異なる。
一般にランダムロジックＬＳＩの入出力ピン数はＬＳＩ
内部のゲ−ト数に比例して増加するというＬｅｎｔの法
則がある。 この法則を式で表すと次式の関係になる。
【０００５】
【数１】 Ｐ＝５Ｎ05 （Ｐ：入出力ピン数、Ｎ：ゲ−ト数） 式中の定数は経験により求まる値であり、ここでは大形
計算機に用いるＬＳＩでの経験値を用いた。本式を用い
て２Ｍゲ−トのモジュ−ルに必要な入出力ピン数を求め
ると７０７１本となる。一方、２Ｍゲ−トのモジュ−ル
を２５分割して８０Ｋゲ−トのＬＳＩで構成しようとす
ると、ＬＳＩの入出力ピン数は１４１４本となる。即
ち、モジュ−ル表面のＬＳＩ接続端子数は１４１４×２
５で、この信号をモジュ−ルの下層に伝達するスルホ−
ル数は３５３５０本必要となる。しかしながらモジュ−
ルの裏面で必要な入出力ピン数は前述したように７０７
１本であり、スルホ−ルの形成数は基板の途中で３５３
５０本から７０７１本に減少する。この関係を総ゲ−ト
数が２Ｍゲ−トのモジュ−ルを各種のゲ−ト数で分割し
たＬＳＩで構成した場合のモジュ−ル基板の表面入出力
パッド数と裏面入出力ピン数の関係として表１に示し
た。
計算機に用いるＬＳＩでの経験値を用いた。本式を用い
て２Ｍゲ−トのモジュ−ルに必要な入出力ピン数を求め
ると７０７１本となる。一方、２Ｍゲ−トのモジュ−ル
を２５分割して８０Ｋゲ−トのＬＳＩで構成しようとす
ると、ＬＳＩの入出力ピン数は１４１４本となる。即
ち、モジュ−ル表面のＬＳＩ接続端子数は１４１４×２
５で、この信号をモジュ−ルの下層に伝達するスルホ−
ル数は３５３５０本必要となる。しかしながらモジュ−
ルの裏面で必要な入出力ピン数は前述したように７０７
１本であり、スルホ−ルの形成数は基板の途中で３５３
５０本から７０７１本に減少する。この関係を総ゲ−ト
数が２Ｍゲ−トのモジュ−ルを各種のゲ−ト数で分割し
たＬＳＩで構成した場合のモジュ−ル基板の表面入出力
パッド数と裏面入出力ピン数の関係として表１に示し
た。
【０００６】
【表１】
【０００７】表１の関係によれば大規模な論理モジュ−
ルを、それよりも集積度の小さな複数個のＬＳＩで形成
するとＬＳＩとの電気的な接続点数は、モジュ−ル基板
と外部を電気的に接続する点数よりも必ず多くなり、そ
の増加傾向は分割数の増加に比例して増大する。即ち、
モジュ−ル基板の表面から裏面へ伝達される信号数は配
線層毎に減少しながら基板裏面の入出力ピンに接続され
る。しかるに、従来のマルチチップモジュ−ルでは、こ
のスルホ−ルの削減ル−ルが必ずしも明確ではなく、
モジュ−ルの薄膜層から厚膜層までを同一のスルホ−ル
数で貫通する方式や、各配線層毎でランダムにスルホ
−ル数を削減する方法が取られていた。上記の方法に
よるとモジュ−ル基板の積層数が多くなり、基板の厚さ
が増加すると基板の上層部で配線が完了する信号も基板
を貫通するスルホ−ルを介して搬送しなければならず、
長いスルホ−ルが有する浮遊容量の影響により高速信号
の搬送が困難になっている。また、厚膜でスルホ−ルを
形成する場合にはセラミクスのグリ−ンシ−トをポンチ
で打ち抜いて穴の形成を行うためにスルホ−ルの形成ピ
ッチは２００μｍが限界であるが、薄膜ではホトリソプ
ロセスによってスルホ−ルを形成するので２０〜３０μ
ｍピッチが可能である。このため、薄膜から厚膜へ同一
ピッチでスルホ−ルを形成することは薄膜層でのスルホ
−ル密度を有効に利用できない問題があった。
ルを、それよりも集積度の小さな複数個のＬＳＩで形成
するとＬＳＩとの電気的な接続点数は、モジュ−ル基板
と外部を電気的に接続する点数よりも必ず多くなり、そ
の増加傾向は分割数の増加に比例して増大する。即ち、
モジュ−ル基板の表面から裏面へ伝達される信号数は配
線層毎に減少しながら基板裏面の入出力ピンに接続され
る。しかるに、従来のマルチチップモジュ−ルでは、こ
のスルホ−ルの削減ル−ルが必ずしも明確ではなく、
モジュ−ルの薄膜層から厚膜層までを同一のスルホ−ル
数で貫通する方式や、各配線層毎でランダムにスルホ
−ル数を削減する方法が取られていた。上記の方法に
よるとモジュ−ル基板の積層数が多くなり、基板の厚さ
が増加すると基板の上層部で配線が完了する信号も基板
を貫通するスルホ−ルを介して搬送しなければならず、
長いスルホ−ルが有する浮遊容量の影響により高速信号
の搬送が困難になっている。また、厚膜でスルホ−ルを
形成する場合にはセラミクスのグリ−ンシ−トをポンチ
で打ち抜いて穴の形成を行うためにスルホ−ルの形成ピ
ッチは２００μｍが限界であるが、薄膜ではホトリソプ
ロセスによってスルホ−ルを形成するので２０〜３０μ
ｍピッチが可能である。このため、薄膜から厚膜へ同一
ピッチでスルホ−ルを形成することは薄膜層でのスルホ
−ル密度を有効に利用できない問題があった。
【０００８】一方、上記の方法によればスルホ−ルの
設計ル−ルに一定の法則がなく、基板設計が複雑になる
欠点があった。
設計ル−ルに一定の法則がなく、基板設計が複雑になる
欠点があった。
【０００９】
【発明が解決しようとする課題】上記の従来技術では表
面に複数個のＬＳＩを搭載して基板の裏面から入出力端
子を取り出す構造のマルチチップモジュ−ルを形成する
場合に、基板内の上下配線を電気的に接続するスルホ−
ルを効率的に配置することができない。このために余分
に設けられたスルホ−ルの浮遊容量により信号の伝搬速
度が低下したり、少ないスルホ−ル密度で配線の上下層
を接続するための基板設計に多大の労力を必要としてい
た。そこで、本発明はモジュ−ル基板のスルホ−ル形成
数に一定のル−ルを設けることにより上記の問題点を解
決したものである。
面に複数個のＬＳＩを搭載して基板の裏面から入出力端
子を取り出す構造のマルチチップモジュ−ルを形成する
場合に、基板内の上下配線を電気的に接続するスルホ−
ルを効率的に配置することができない。このために余分
に設けられたスルホ−ルの浮遊容量により信号の伝搬速
度が低下したり、少ないスルホ−ル密度で配線の上下層
を接続するための基板設計に多大の労力を必要としてい
た。そこで、本発明はモジュ−ル基板のスルホ−ル形成
数に一定のル−ルを設けることにより上記の問題点を解
決したものである。
【００１０】
【課題を解決するための手段】上記の目的は、モジュ−
ル基板の表面層から下層になるに従って、形成するスル
ホ−ル数を一定の割合で逐次削減し、基板表面のＬＳＩ
入出力端子数を基板の裏面ではモジュ−ルの入出力端子
数に合わせることにより達成可能である。
ル基板の表面層から下層になるに従って、形成するスル
ホ−ル数を一定の割合で逐次削減し、基板表面のＬＳＩ
入出力端子数を基板の裏面ではモジュ−ルの入出力端子
数に合わせることにより達成可能である。
【００１１】
【作用】多層の配線層からなるモジュ−ル基板の表面層
から下層を接続するスルホ−ルの数を各配線層毎に一定
の割合で逐次削減し、ＬＳＩ間の信号を最短距離で結線
する。これにより、信号の伝搬経路に不必要なスルホ−
ルの配線長を最小にすることができ、配線経路中の浮遊
容量を最小にして高速信号の伝搬特性を向上することが
できる。また、薄膜配線層には薄膜配線層に適したスル
ホ−ル密度を形成し、厚膜配線層には厚膜配線層に適し
たスルホ−ル密度を形成できるためにモジュ−ル全体で
のスルホ−ル密度を高密度化でき、配線設計の自由度を
大幅に向上できる。
から下層を接続するスルホ−ルの数を各配線層毎に一定
の割合で逐次削減し、ＬＳＩ間の信号を最短距離で結線
する。これにより、信号の伝搬経路に不必要なスルホ−
ルの配線長を最小にすることができ、配線経路中の浮遊
容量を最小にして高速信号の伝搬特性を向上することが
できる。また、薄膜配線層には薄膜配線層に適したスル
ホ−ル密度を形成し、厚膜配線層には厚膜配線層に適し
たスルホ−ル密度を形成できるためにモジュ−ル全体で
のスルホ−ル密度を高密度化でき、配線設計の自由度を
大幅に向上できる。
【００１２】
【実施例】以下、本発明の実施例を図１に従って詳細に
説明する。図１はモジュ−ル基板を厚さ方向に切断した
断面図を示しており、厚さ方向は異なるスルホ−ル密度
を有する４階層の配線層ａ，ｂ，ｃ，ｄ、及び、入出力
端子の接続パッド配列ｅの５階層から構成されている。
ここで、ａ層、ｂ層は絶縁膜としてポリイミドを用い、
配線としては銅やアルミニュウムを用いた薄膜配線層か
ら構成されており、ｃ層、ｄ層は絶縁膜としてセラミク
ッスを用い、配線には銅やタングステンの焼結体を用い
た厚膜配線層から構成されている。また、ｅ層の入出力
端子接続パッドは厚膜導体にニッケル等のはんだ付け金
属層を形成した後、入出力端子をはんだで接続してい
る。一方、これらの各階層は表面層から入出力端子側に
向ってスルホ−ル１２の形成個数を一定割合で逐次削減
する構造を示している。また、図中の層内配線１３は各
階層内で平面方向に配置されてＬＳＩ間の接続を行った
配線状態を示しており、更に、モジュ−ルの表面には仮
想的にＬＳＩ１１を接続端子１４で接続した状態を示し
ている。
説明する。図１はモジュ−ル基板を厚さ方向に切断した
断面図を示しており、厚さ方向は異なるスルホ−ル密度
を有する４階層の配線層ａ，ｂ，ｃ，ｄ、及び、入出力
端子の接続パッド配列ｅの５階層から構成されている。
ここで、ａ層、ｂ層は絶縁膜としてポリイミドを用い、
配線としては銅やアルミニュウムを用いた薄膜配線層か
ら構成されており、ｃ層、ｄ層は絶縁膜としてセラミク
ッスを用い、配線には銅やタングステンの焼結体を用い
た厚膜配線層から構成されている。また、ｅ層の入出力
端子接続パッドは厚膜導体にニッケル等のはんだ付け金
属層を形成した後、入出力端子をはんだで接続してい
る。一方、これらの各階層は表面層から入出力端子側に
向ってスルホ−ル１２の形成個数を一定割合で逐次削減
する構造を示している。また、図中の層内配線１３は各
階層内で平面方向に配置されてＬＳＩ間の接続を行った
配線状態を示しており、更に、モジュ−ルの表面には仮
想的にＬＳＩ１１を接続端子１４で接続した状態を示し
ている。
【００１３】一方、図２は図１のａ，ｂ，ｃ，ｄ各層の
スルホ−ルの平面配置を示したもので、ａ層は０．１４
μｍの面心格子、ｂ層は０．１４μｍの正方格子、ｃ層
は０．２８μｍの正方格子配列である。ｄ，ｅ層に関し
ても同様な正方格子配列を用いており、ｃ層の１／４、
１／１６の格子密度である。これによりａ層とｂ層の境
ではスルホ−ル数が１／２に、ｂ層とｃ層の境、ｃ層と
ｄ層の境ではスルホ−ル数が各１／４に削減できる。ま
た、ｄ層からｅのパッド層では接続点数を更に１／４に
削減している。そこで、各々の階層毎に平面方向の相互
配線を行い、下方向へ接続しなければならない接続点数
を削減して行けば、上下層の接続に必要なスルホ−ル数
を１／２、１／４と削減することができる。
スルホ−ルの平面配置を示したもので、ａ層は０．１４
μｍの面心格子、ｂ層は０．１４μｍの正方格子、ｃ層
は０．２８μｍの正方格子配列である。ｄ，ｅ層に関し
ても同様な正方格子配列を用いており、ｃ層の１／４、
１／１６の格子密度である。これによりａ層とｂ層の境
ではスルホ−ル数が１／２に、ｂ層とｃ層の境、ｃ層と
ｄ層の境ではスルホ−ル数が各１／４に削減できる。ま
た、ｄ層からｅのパッド層では接続点数を更に１／４に
削減している。そこで、各々の階層毎に平面方向の相互
配線を行い、下方向へ接続しなければならない接続点数
を削減して行けば、上下層の接続に必要なスルホ−ル数
を１／２、１／４と削減することができる。
【００１４】この方法の例として、例えば表１に示した
ＬＳＩの分割数を例に取って説明する。２Ｍゲ−トのモ
ジュ−ルを５Ｋゲ−トのＬＳＩで構成して、当初４００
分割のエリアを考えたとする。この時、ＬＳＩを接続す
るための総端子数は１４１，４２０個必要である。この
接続端子の下側の層がａ層に相当する。このａ層のスル
ホ−ル数は接続端子と同一の１４１，４２０個形成し、
このａ層内で４個のＬＳＩを相互に接続して見かけ上２
０Ｋゲ−トのＬＳＩを形成したとすると、その下の層に
接続しなければならないスルホ−ルの個数は表１より７
０，７１０個となって１／２の数に削減される。さらに
ｂ層ではａ層の４エリアを１ブロックにまとめて見かけ
上８０Ｋゲ−トのＬＳＩを構成したとすると、その下の
ｃ層に接続するスルホ−ル数は３５，３５５個となって
更に１／２に削減される。同様にｃ層内では５００Ｋゲ
−ト相当までの結線を行い、ｄ層で２Ｍゲ−トのモジュ
−ル基板とする。これによりモジュ−ル基板の裏面の入
出力端子数は７，０７１個形成すれば良いことになり、
各層ごとに一定のル−ルでスルホ−ルの形成数を削減で
き、且つ、一個の機能可能なモジュ−ル基板が実現でき
る。また、上記実施例では薄膜配線と厚膜配線の混成基
板によりマルチチップモジュ−ルを構成した例を示した
が、厚膜配線層のみで形成した場合でも上記の如く何階
層にスルホ−ル密度を変化させてモジュ−ル基板を形成
できる。この場合はスルホ−ルの形成寸法の限界を考慮
して、ａ層のスルホ−ルピッチは３００μｍとし、ｂ
層、ｃ層とその間隔を２倍にしていくことが望ましい。
ＬＳＩの分割数を例に取って説明する。２Ｍゲ−トのモ
ジュ−ルを５Ｋゲ−トのＬＳＩで構成して、当初４００
分割のエリアを考えたとする。この時、ＬＳＩを接続す
るための総端子数は１４１，４２０個必要である。この
接続端子の下側の層がａ層に相当する。このａ層のスル
ホ−ル数は接続端子と同一の１４１，４２０個形成し、
このａ層内で４個のＬＳＩを相互に接続して見かけ上２
０Ｋゲ−トのＬＳＩを形成したとすると、その下の層に
接続しなければならないスルホ−ルの個数は表１より７
０，７１０個となって１／２の数に削減される。さらに
ｂ層ではａ層の４エリアを１ブロックにまとめて見かけ
上８０Ｋゲ−トのＬＳＩを構成したとすると、その下の
ｃ層に接続するスルホ−ル数は３５，３５５個となって
更に１／２に削減される。同様にｃ層内では５００Ｋゲ
−ト相当までの結線を行い、ｄ層で２Ｍゲ−トのモジュ
−ル基板とする。これによりモジュ−ル基板の裏面の入
出力端子数は７，０７１個形成すれば良いことになり、
各層ごとに一定のル−ルでスルホ−ルの形成数を削減で
き、且つ、一個の機能可能なモジュ−ル基板が実現でき
る。また、上記実施例では薄膜配線と厚膜配線の混成基
板によりマルチチップモジュ−ルを構成した例を示した
が、厚膜配線層のみで形成した場合でも上記の如く何階
層にスルホ−ル密度を変化させてモジュ−ル基板を形成
できる。この場合はスルホ−ルの形成寸法の限界を考慮
して、ａ層のスルホ−ルピッチは３００μｍとし、ｂ
層、ｃ層とその間隔を２倍にしていくことが望ましい。
【００１５】
【発明の効果】本発明によれば多層構造のモジュ−ル基
板を上下に接続するためのスルホ−ル数を基板の厚さ方
向に一定の割合で削減することができる。このために基
板内で配線される信号は余分な容量負荷を持つことなく
接続でき、高速信号を伝送することが可能になる。例え
ば上記の実施例に於いて、５０層の多層基板を厚さ０．
２ｍｍのセラミクスシ−トを積層して形成すると、モジ
ュ−ル基板の厚さは１０ｍｍとなる。一方、この基板に
形成したスルホ−ルの浮遊容量は基板の誘電率、スルホ
−ルの径等条件によっても異なるが、誘電率６．０、ス
ルホ−ル径０．１ｍｍの場合は概ね１０ｐＦ／ｍｍとな
る。またタングステンの厚膜導体を用いるとスルホ−ル
の導体抵抗は約５０ｍΩ／ｍｍである。この場合の信号
の伝送遅れはτ＝Ｃ・Ｒで計算することができ、スルホ
−ルの長さ当りの信号遅れは０．５ｐｓ／ｍｍとなる。
これを厚さ１０ｍｍの基板で１４１，４２０個のスルホ
−ル数の影響として時間遅れを見積もると約０．７μｓ
となる。
板を上下に接続するためのスルホ−ル数を基板の厚さ方
向に一定の割合で削減することができる。このために基
板内で配線される信号は余分な容量負荷を持つことなく
接続でき、高速信号を伝送することが可能になる。例え
ば上記の実施例に於いて、５０層の多層基板を厚さ０．
２ｍｍのセラミクスシ−トを積層して形成すると、モジ
ュ−ル基板の厚さは１０ｍｍとなる。一方、この基板に
形成したスルホ−ルの浮遊容量は基板の誘電率、スルホ
−ルの径等条件によっても異なるが、誘電率６．０、ス
ルホ−ル径０．１ｍｍの場合は概ね１０ｐＦ／ｍｍとな
る。またタングステンの厚膜導体を用いるとスルホ−ル
の導体抵抗は約５０ｍΩ／ｍｍである。この場合の信号
の伝送遅れはτ＝Ｃ・Ｒで計算することができ、スルホ
−ルの長さ当りの信号遅れは０．５ｐｓ／ｍｍとなる。
これを厚さ１０ｍｍの基板で１４１，４２０個のスルホ
−ル数の影響として時間遅れを見積もると約０．７μｓ
となる。
【００１６】一方、実施例で示したように１０ｍｍの基
板厚さを４等分して各スルホ−ル数をａ層、ｂ層、ｃ
層、ｄ層と削減していった場合を考えると、その遅れ時
間の総計は次式で計算できる。
板厚さを４等分して各スルホ−ル数をａ層、ｂ層、ｃ
層、ｄ層と削減していった場合を考えると、その遅れ時
間の総計は次式で計算できる。
【００１７】
【数２】（単位長さ当りの浮遊容量）×（各層の厚さ）
×（各層毎のスルホ−ル数） 即ち、０．５×２．５×（１４１４２０＋７０７１０＋
３５３５５＋１４１４２）＝３２７０３３．７５で約
０．３３μｓとなり、時間遅れの合計は全数を貫通スル
ホ−ルとした場合の約半分となる。
×（各層毎のスルホ−ル数） 即ち、０．５×２．５×（１４１４２０＋７０７１０＋
３５３５５＋１４１４２）＝３２７０３３．７５で約
０．３３μｓとなり、時間遅れの合計は全数を貫通スル
ホ−ルとした場合の約半分となる。
【００１８】以上、述べたようにスルホ−ルの形成数を
基板の厚さ方向に段階的に削減することにより、基板内
での信号遅れを約半減する効果がある。
基板の厚さ方向に段階的に削減することにより、基板内
での信号遅れを約半減する効果がある。
【図１】本発明によるモジュ−ル基板の配線断面を示す
構造図である。
構造図である。
【図２】モジュ−ル基板の各層毎に見たスルホ−ルの配
置パタ−ンを示す図である。
置パタ−ンを示す図である。
１１…ＬＳＩ、１２…スルホ−ル、１３…平面方向の配
線、１４…接続端子、１５…入出力ピン。
線、１４…接続端子、１５…入出力ピン。
Claims (3)
- 【請求項１】基板の上層部にＬＳＩチップを複数個搭載
し、下層部に外部回路と接続するための入出力端子を有
し、中間層には複数層の配線層を積層してなるマルチチ
ップモジュ−ル基板において、各層間を接続するスルホ
−ルの個数を基板の上層部から下層部になるに従って規
則的に減少させたことを特徴とするマルチチップモジュ
−ル基板の配線構造。 - 【請求項２】請求項１において、中間層を上層から有機
絶縁膜と金属配線からなる薄膜配線層と、セラミクス絶
縁膜と金属配線からなる厚膜配線層との２種類の異なる
配線層で構成し、この薄膜配線層と厚膜配線層の境界で
スルホ−ルの形成個数を低減することを特徴とするマル
チチップモジュ−ル基板の配線構造。 - 【請求項３】請求項１において、中間層をセラミクス絶
縁膜と金属配線からなる厚膜配線層で構成し、この厚膜
配線層の特定層でスルホ−ルの形成個数を低減すること
を特徴とするマルチチップモジュ−ル基板の配線構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4202133A JPH0653349A (ja) | 1992-07-29 | 1992-07-29 | マルチチップモジュール基板の配線構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4202133A JPH0653349A (ja) | 1992-07-29 | 1992-07-29 | マルチチップモジュール基板の配線構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653349A true JPH0653349A (ja) | 1994-02-25 |
Family
ID=16452513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4202133A Pending JPH0653349A (ja) | 1992-07-29 | 1992-07-29 | マルチチップモジュール基板の配線構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0653349A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5777383A (en) * | 1996-05-09 | 1998-07-07 | Lsi Logic Corporation | Semiconductor chip package with interconnect layers and routing and testing methods |
| US6081026A (en) * | 1998-11-13 | 2000-06-27 | Fujitsu Limited | High density signal interposer with power and ground wrap |
| WO2005001306A1 (ja) | 2003-06-26 | 2005-01-06 | Bosch Corporation | ユニット化したばね装置およびそれを含むマスタシリンダ |
| US9263784B2 (en) | 2014-05-02 | 2016-02-16 | Ibiden Co., Ltd. | Package substrate |
| US9287250B2 (en) | 2014-06-09 | 2016-03-15 | Ibiden Co., Ltd. | Package substrate |
| US9443800B2 (en) | 2014-03-26 | 2016-09-13 | Ibiden Co., Ltd. | Package substrate and method for manufacturing package substrate |
| US9475473B2 (en) | 2010-12-21 | 2016-10-25 | Robert Bosch Gmbh | Tandem master cylinder secondary piston and master cylinder equipped with such a secondary piston |
| US9716059B2 (en) | 2014-09-02 | 2017-07-25 | Ibiden Co., Ltd. | Package substrate and method for manufacturing package substrate |
| US9763319B2 (en) | 2014-05-07 | 2017-09-12 | Ibiden Co., Ltd. | Package substrate and method for manufacturing package substrate |
| US10636741B2 (en) | 2017-12-25 | 2020-04-28 | Ibiden Co., Ltd. | Printed wiring board |
-
1992
- 1992-07-29 JP JP4202133A patent/JPH0653349A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5777383A (en) * | 1996-05-09 | 1998-07-07 | Lsi Logic Corporation | Semiconductor chip package with interconnect layers and routing and testing methods |
| US6081026A (en) * | 1998-11-13 | 2000-06-27 | Fujitsu Limited | High density signal interposer with power and ground wrap |
| WO2005001306A1 (ja) | 2003-06-26 | 2005-01-06 | Bosch Corporation | ユニット化したばね装置およびそれを含むマスタシリンダ |
| US7340894B2 (en) | 2003-06-26 | 2008-03-11 | Bosch Corporation | Unitized spring device and master cylinder including such device |
| US9475473B2 (en) | 2010-12-21 | 2016-10-25 | Robert Bosch Gmbh | Tandem master cylinder secondary piston and master cylinder equipped with such a secondary piston |
| US9443800B2 (en) | 2014-03-26 | 2016-09-13 | Ibiden Co., Ltd. | Package substrate and method for manufacturing package substrate |
| US9263784B2 (en) | 2014-05-02 | 2016-02-16 | Ibiden Co., Ltd. | Package substrate |
| US9763319B2 (en) | 2014-05-07 | 2017-09-12 | Ibiden Co., Ltd. | Package substrate and method for manufacturing package substrate |
| US9287250B2 (en) | 2014-06-09 | 2016-03-15 | Ibiden Co., Ltd. | Package substrate |
| US9716059B2 (en) | 2014-09-02 | 2017-07-25 | Ibiden Co., Ltd. | Package substrate and method for manufacturing package substrate |
| US10636741B2 (en) | 2017-12-25 | 2020-04-28 | Ibiden Co., Ltd. | Printed wiring board |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2966972B2 (ja) | 半導体チップキャリアとそれを実装したモジュール及びそれを組み込んだ電子機器 | |
| US6200400B1 (en) | Method for making high k dielectric material with low k dielectric sheathed signal vias | |
| JP2960276B2 (ja) | 多層配線基板、この基板を用いた半導体装置及び多層配線基板の製造方法 | |
| JPH02168662A (ja) | チップキャリア | |
| JPH07152823A (ja) | 多層プリント回路基板の製造方法 | |
| US11369020B2 (en) | Stacked transmission line | |
| US4016463A (en) | High density multilayer printed circuit card assembly and method | |
| TW200411879A (en) | Substrate with stacked via and fine circuit thereon, and method for fabricating the same | |
| JPH0653349A (ja) | マルチチップモジュール基板の配線構造 | |
| US7017128B2 (en) | Concurrent electrical signal wiring optimization for an electronic package | |
| US5669136A (en) | Method of making high input/output density MLC flat pack | |
| JPH09237855A (ja) | セラミックス多層配線基板 | |
| JPH0685106A (ja) | ハイブリッド半導体モジュール | |
| JP3670515B2 (ja) | 多層配線基板 | |
| JPH0283995A (ja) | セラミツク多層回路基板及びその用途 | |
| US20050269685A1 (en) | Buried array capacitor and microelectronic structure incorporating the same | |
| JP2536175B2 (ja) | 多層配線構造体 | |
| JPS6342437B2 (ja) | ||
| JPS62133744A (ja) | 混成多層配線基板 | |
| JP2000244133A (ja) | 多層配線基板 | |
| JPH1154646A (ja) | 半導体素子用パッケージおよびその製造方法 | |
| KR920006852B1 (ko) | n(n≥3)층의 배선층을 가지는 반도체 장치 | |
| JPH0646674B2 (ja) | 多層セラミツク回路基板の製造方法 | |
| JP3234045B2 (ja) | 多層配線基板 | |
| JPH0478014B2 (ja) |