JPH07152823A - 多層プリント回路基板の製造方法 - Google Patents
多層プリント回路基板の製造方法Info
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- JPH07152823A JPH07152823A JP6223126A JP22312694A JPH07152823A JP H07152823 A JPH07152823 A JP H07152823A JP 6223126 A JP6223126 A JP 6223126A JP 22312694 A JP22312694 A JP 22312694A JP H07152823 A JPH07152823 A JP H07152823A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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Abstract
(57)【要約】
【目的】 本発明は多層プリント回路基板の製造方法に
関し、小型で、高密度の多層プリント回路基板を提供す
ることを目的とするものである。 【構成】 第１の導体ピッチと誘電体厚さとを有する第
１の信号平面１０、２２、２３が、クロストーク及びラ
イン抵抗に対する感度に基づいて定められる重要な信号
のために設けられる。第１の信号平面の導体密度の約４
倍高い導体密度と低い誘電体厚さとを有する第２の信号
平面２４、２８、２９が、重要でない信号のために設け
られる。これらの第１及び第２のタイプの信号平面を含
むマルチチップモジュールシステムの多層構造がプリン
ト回路基板に設けられ、信号の完全性を維持し、低コス
トでの生産を可能とするために従来の設備に適しつつ、
最大の高密度化と最大の小型化とを達成する。
関し、小型で、高密度の多層プリント回路基板を提供す
ることを目的とするものである。 【構成】 第１の導体ピッチと誘電体厚さとを有する第
１の信号平面１０、２２、２３が、クロストーク及びラ
イン抵抗に対する感度に基づいて定められる重要な信号
のために設けられる。第１の信号平面の導体密度の約４
倍高い導体密度と低い誘電体厚さとを有する第２の信号
平面２４、２８、２９が、重要でない信号のために設け
られる。これらの第１及び第２のタイプの信号平面を含
むマルチチップモジュールシステムの多層構造がプリン
ト回路基板に設けられ、信号の完全性を維持し、低コス
トでの生産を可能とするために従来の設備に適しつつ、
最大の高密度化と最大の小型化とを達成する。
Description
【０００１】
【産業上の利用分野】本発明は、多くのＩＣチップを取
り付けかつこれらのＩＣチップの間の信号分布のための
マルチチップモジュール（ＭＣＭ）システムのための多
層プリント回路基板の製造方法に関する。さらに詳細に
は、本発明は信号平面で運ばれる信号の要求に基づいて
信号平面毎に異なった機械的及び電気的特性を有する区
分された複数の信号平面を備えた多層プリント回路基板
の製造方法に関する。
り付けかつこれらのＩＣチップの間の信号分布のための
マルチチップモジュール（ＭＣＭ）システムのための多
層プリント回路基板の製造方法に関する。さらに詳細に
は、本発明は信号平面で運ばれる信号の要求に基づいて
信号平面毎に異なった機械的及び電気的特性を有する区
分された複数の信号平面を備えた多層プリント回路基板
の製造方法に関する。
【０００２】
【従来の技術】最近のＩＣの取り付け及び接続は、プリ
ント回路基板の使用により典型的に達成される。高性能
コンピュータのための最近のＭＣＭシステムにおける多
数のチップの接続は、多層プリント回路基板を必要と
し、且つチップ高密度化、高周波信号、及び設計上の高
度の複雑さは、プリント回路基板の設計技術及び製造プ
ロセスに高度の要求を生じさせている。プリント回路基
板の望ましい可能性は、低い抵抗、一定の伝送線インピ
ーダンス、高い導体密度、導体間の低いクロストーク、
高い伝播速度、行路間の低い信号タイミングスキュー、
特性インピーダンスにおいてラインを終端させる能力、
工学上の変化の可能性等である。
ント回路基板の使用により典型的に達成される。高性能
コンピュータのための最近のＭＣＭシステムにおける多
数のチップの接続は、多層プリント回路基板を必要と
し、且つチップ高密度化、高周波信号、及び設計上の高
度の複雑さは、プリント回路基板の設計技術及び製造プ
ロセスに高度の要求を生じさせている。プリント回路基
板の望ましい可能性は、低い抵抗、一定の伝送線インピ
ーダンス、高い導体密度、導体間の低いクロストーク、
高い伝播速度、行路間の低い信号タイミングスキュー、
特性インピーダンスにおいてラインを終端させる能力、
工学上の変化の可能性等である。
【０００３】プリント回路基板の進歩は所望の特性間の
技術的なトレードを要求する。複数の所望の特性を同時
に達成するのは難しい。低い抵抗と低いクロストークは
導体の高密度と両立できない。同様に、高密度と組み合
わせた高伝播速度のための望みは、プリント回路基板の
再設計なしに工学上の変化を実施する可能性を低下させ
る。
技術的なトレードを要求する。複数の所望の特性を同時
に達成するのは難しい。低い抵抗と低いクロストークは
導体の高密度と両立できない。同様に、高密度と組み合
わせた高伝播速度のための望みは、プリント回路基板の
再設計なしに工学上の変化を実施する可能性を低下させ
る。
【０００４】多層プリント回路基板のために多くの製造
技術及び設計技術が存在する。クロストークやインピー
ダンスの制御のために多層プリント回路基板においては
ストリップライン及びマイクロストリップラインの技術
が、単独で、あるいは組み合わせて使用される。ベリー
ドマイクロストリップ技術やデュアルストリップライン
技術は多層プリント回路基板の基本的な設計の可能性を
さらに洗練するために当技術分野における改善の例であ
る。
技術及び設計技術が存在する。クロストークやインピー
ダンスの制御のために多層プリント回路基板においては
ストリップライン及びマイクロストリップラインの技術
が、単独で、あるいは組み合わせて使用される。ベリー
ドマイクロストリップ技術やデュアルストリップライン
技術は多層プリント回路基板の基本的な設計の可能性を
さらに洗練するために当技術分野における改善の例であ
る。
【０００５】種々の層において及び種々の層の間の導体
の複雑な配置、及び最近の多層プリント回路基板に必要
となっている極端な高密度は、プリント回路のレイアウ
トの生成のためにＣＡＤシステムの使用を典型的に要求
している。グリッドデザイン及びグリッドレスデザイン
を利用したＣＡＤシステムが最近のシステムにおいて使
用されている。グリッドシステムは異なった導体幅を許
容しながら与えられたグリッド間隔で導体を配置するこ
とを要求する。グリッドレスシステムは同様に異なった
導体幅を許容しながら導体の固定の分離を典型的に利用
している。最近のＣＡＤシステムは与えられたプリント
回路基板について導体のピッチやインピーダンス等の等
しい気体的及び電気的特性を採用している。同期及び非
同期信号にかかわらず、データ信号や、クロック信号
や、制御信号等の全ての信号に許容するように、信号平
面において信号が運ばれるように設計は妥協してなされ
ている。従って、重要な信号の偽のトリガーを防止する
ためにクロストークを低減するために非同期信号やクロ
ック信号の要求に合わせるために、多くの信号に対して
過度の設計状態が存在する。
の複雑な配置、及び最近の多層プリント回路基板に必要
となっている極端な高密度は、プリント回路のレイアウ
トの生成のためにＣＡＤシステムの使用を典型的に要求
している。グリッドデザイン及びグリッドレスデザイン
を利用したＣＡＤシステムが最近のシステムにおいて使
用されている。グリッドシステムは異なった導体幅を許
容しながら与えられたグリッド間隔で導体を配置するこ
とを要求する。グリッドレスシステムは同様に異なった
導体幅を許容しながら導体の固定の分離を典型的に利用
している。最近のＣＡＤシステムは与えられたプリント
回路基板について導体のピッチやインピーダンス等の等
しい気体的及び電気的特性を採用している。同期及び非
同期信号にかかわらず、データ信号や、クロック信号
や、制御信号等の全ての信号に許容するように、信号平
面において信号が運ばれるように設計は妥協してなされ
ている。従って、重要な信号の偽のトリガーを防止する
ためにクロストークを低減するために非同期信号やクロ
ック信号の要求に合わせるために、多くの信号に対して
過度の設計状態が存在する。
【０００６】多層プリント回路基板の構造は典型的に２
つの隣接する電源及びグランド平面の間に２つの信号層
を採用したものである。これらの信号層は典型的にＸＹ
層として特定されるように垂直な関係で配置され、Ｘ層
の導体とＹ層の導体との間のオーバーラップの面積が小
さくなることによりＸＹ層間のクロストークを小さくす
ることができる。従来技術において２つの隣接する電源
及びグランド平面の間に配置されるその他の層は、ＸＹ
層に対して±４５度で追加される層（ｒｓ層として知ら
れる）である。この場合にもオーバーラップの面積が小
さくなるので、ｒｓＸＹ層間のクロストークが小さくな
る。
つの隣接する電源及びグランド平面の間に２つの信号層
を採用したものである。これらの信号層は典型的にＸＹ
層として特定されるように垂直な関係で配置され、Ｘ層
の導体とＹ層の導体との間のオーバーラップの面積が小
さくなることによりＸＹ層間のクロストークを小さくす
ることができる。従来技術において２つの隣接する電源
及びグランド平面の間に配置されるその他の層は、ＸＹ
層に対して±４５度で追加される層（ｒｓ層として知ら
れる）である。この場合にもオーバーラップの面積が小
さくなるので、ｒｓＸＹ層間のクロストークが小さくな
る。
【０００７】しかし、クロストークを小さくできるもの
ではあるが、これらの層のオリエンテーションは最近の
設計のシナリオに十分なフレキシビリティを与えるもの
ではない。
ではあるが、これらの層のオリエンテーションは最近の
設計のシナリオに十分なフレキシビリティを与えるもの
ではない。
【０００８】
【発明が解決しようとする課題】本発明は、従来技術の
多層プリント回路基板の設計技術によって全ての信号に
ついて必要であった過度の設計を改善し、小型で、高密
度の多層プリント回路基板を提供することを目的とする
ものである。
多層プリント回路基板の設計技術によって全ての信号に
ついて必要であった過度の設計を改善し、小型で、高密
度の多層プリント回路基板を提供することを目的とする
ものである。
【０００９】
【課題を解決するための手段】本発明の実施において
は、クロストーク及びラインインピーダンスに対する重
要性及び感度に基づいて、信号がカテゴリー別に分類さ
れる。重要な信号のため、第１の導体ピッチと誘電体厚
さとを有する第１の信号平面が設けられる。非重要な信
号のため、第１の導体信号平面の導体密度の約４倍以上
の導体密度と誘電体厚さとを有する第２の信号平面が設
けられる。
は、クロストーク及びラインインピーダンスに対する重
要性及び感度に基づいて、信号がカテゴリー別に分類さ
れる。重要な信号のため、第１の導体ピッチと誘電体厚
さとを有する第１の信号平面が設けられる。非重要な信
号のため、第１の導体信号平面の導体密度の約４倍以上
の導体密度と誘電体厚さとを有する第２の信号平面が設
けられる。
【００１０】第１の導体信号平面及び第２の信号平面の
ＣＡＤ設計は、プリント回路基板の全ての進行平面につ
いて共通の設計ではなくて、上記２つの進行平面のため
の別の設計規則を採用することによって実施される。Ｍ
ＣＭに採用される信号は信号の性質及び感度に基づいて
カテゴリー別に分類される。クロック信号、制御信号、
非同期信号、及びかなりの距離にわたって伝送を必要と
される信号は、第１のカテゴリーに分類される重要な信
号の例である。伝送距離が短く、クロストークに対して
敏感でない信号は、重要な信号の４倍以上の密度で配置
され、非重要な信号として第２のカテゴリーに分類され
る。
ＣＡＤ設計は、プリント回路基板の全ての進行平面につ
いて共通の設計ではなくて、上記２つの進行平面のため
の別の設計規則を採用することによって実施される。Ｍ
ＣＭに採用される信号は信号の性質及び感度に基づいて
カテゴリー別に分類される。クロック信号、制御信号、
非同期信号、及びかなりの距離にわたって伝送を必要と
される信号は、第１のカテゴリーに分類される重要な信
号の例である。伝送距離が短く、クロストークに対して
敏感でない信号は、重要な信号の４倍以上の密度で配置
され、非重要な信号として第２のカテゴリーに分類され
る。
【００１１】
【作用効果】第１のカテゴリーに分類される重要な信号
の設計規則は、第１の信号平面の機械的及び電気的特性
を達成するために低い抵抗と、低いノイズ又は低いクロ
ストークを要求されるように規定される。非重要な信号
の設計規則は、短い距離にわたって延びる最大の導体密
度ための狭い分離をもった狭いトレースを許容する。隣
接する信号平面へのみバイアホールを制限し、且つチッ
プレジデントシリーズ終端を要求するすることを含む、
もう１つの設計の特徴は、最大の密度を達成する非重要
な信号平面のための設計規則を提供する。第１及び第２
の信号平面に採用される設計規則はそれから第１及び第
２の信号平面の特徴を有する複数の混合平面について実
施される。
の設計規則は、第１の信号平面の機械的及び電気的特性
を達成するために低い抵抗と、低いノイズ又は低いクロ
ストークを要求されるように規定される。非重要な信号
の設計規則は、短い距離にわたって延びる最大の導体密
度ための狭い分離をもった狭いトレースを許容する。隣
接する信号平面へのみバイアホールを制限し、且つチッ
プレジデントシリーズ終端を要求するすることを含む、
もう１つの設計の特徴は、最大の密度を達成する非重要
な信号平面のための設計規則を提供する。第１及び第２
の信号平面に採用される設計規則はそれから第１及び第
２の信号平面の特徴を有する複数の混合平面について実
施される。
【００１２】さらに、本発明によれば、電源とグランド
平面の間にＹ−Ｘ−Ｙ´層構造の少なくとも３つの信号
層を設けることによってＭＣＭの密度がさらに高められ
る。Ｙ層とＹ´はＸ層とは垂直に配置され、Ｙ層とＹ´
とは約半ピッチだけずらして配置される。電源とグラン
ド平面の間のＹ−Ｘ−Ｙ´層構造は層間のクロストーク
を低減するとともに高い密度を提供するものである。
平面の間にＹ−Ｘ−Ｙ´層構造の少なくとも３つの信号
層を設けることによってＭＣＭの密度がさらに高められ
る。Ｙ層とＹ´はＸ層とは垂直に配置され、Ｙ層とＹ´
とは約半ピッチだけずらして配置される。電源とグラン
ド平面の間のＹ−Ｘ−Ｙ´層構造は層間のクロストーク
を低減するとともに高い密度を提供するものである。
【００１３】本発明は、信号の完全性を維持し、コスト
の低い製造プロセスに適合しながら、非常に小型で、高
密度の多層プリント回路基板を得ることができる。
の低い製造プロセスに適合しながら、非常に小型で、高
密度の多層プリント回路基板を得ることができる。
【００１４】
【実施例】図面を参照して、本発明の多層プリント回路
基板の実施例について説明する。多層プリント回路基板
２はＶＬＳＩチップを取り付けるためのＩＣ取り付けパ
ッド４を有する。多層プリント回路基板２にはＭＣＭシ
ステムの種々のチップを接続する多層の信号平面があ
り、バイアホール６がこれらのパッド４を多層の信号平
面の導体に接続する。図２によく示されるように、総体
的に参照数字１０で示された第１の信号平面は、最小の
ピッチ１４及び導体幅１６をもつ導体１２を備える。第
１の信号平面の導体１２のピッチ１４及び導体幅１６
は、重要信号と指定された第１のグループの信号のため
の要求を解析することによって定められた間隔のための
設計の要求に基づいて確立される。重要な信号は、クロ
ック信号、制御信号、多層プリント回路基板２上で長い
距離にわたる伝送を必要とする信号、非同期信号、工学
上の変化が予期される信号等である。
基板の実施例について説明する。多層プリント回路基板
２はＶＬＳＩチップを取り付けるためのＩＣ取り付けパ
ッド４を有する。多層プリント回路基板２にはＭＣＭシ
ステムの種々のチップを接続する多層の信号平面があ
り、バイアホール６がこれらのパッド４を多層の信号平
面の導体に接続する。図２によく示されるように、総体
的に参照数字１０で示された第１の信号平面は、最小の
ピッチ１４及び導体幅１６をもつ導体１２を備える。第
１の信号平面の導体１２のピッチ１４及び導体幅１６
は、重要信号と指定された第１のグループの信号のため
の要求を解析することによって定められた間隔のための
設計の要求に基づいて確立される。重要な信号は、クロ
ック信号、制御信号、多層プリント回路基板２上で長い
距離にわたる伝送を必要とする信号、非同期信号、工学
上の変化が予期される信号等である。
【００１５】導体幅１６は重要な信号のために低い抵抗
を与えるように決定され、且つピッチ１４は偽のトリガ
ーを防止するために最小のクロストークを与えるように
規定される。誘電体１８は、重要な信号平面１０のため
に信号平面間に最小の幅２０を有する。図面に示される
ように、信号平面２２、２３として例示されるような信
号平面が、重要な信号の手順決定のために第１の信号平
面１０とともに共通の設計の特性を有する。
を与えるように決定され、且つピッチ１４は偽のトリガ
ーを防止するために最小のクロストークを与えるように
規定される。誘電体１８は、重要な信号平面１０のため
に信号平面間に最小の幅２０を有する。図面に示される
ように、信号平面２２、２３として例示されるような信
号平面が、重要な信号の手順決定のために第１の信号平
面１０とともに共通の設計の特性を有する。
【００１６】これらの３つの信号平面１０、２２、２３
は次のように配置される。すなわち、第１の信号平面１
０は０度のオリエンテーションで配置され、次の信号平
面２３は９０度のオリエンテーションで配置され、第３
の信号平面２２は０度のオリエンテーションで配置され
るが、第１の信号平面１０から約半ピッチずられて配置
される。最近のＶＬＳＩにおいては、接続はボードのあ
る部分において所望の一方向に向いたバスである。２セ
ットの信号導体が一方向に延び、もう１セットの信号導
体が第１の方向と垂直な方向に延びることによって、高
密度の接続が得られる。同じ方向に延びる２セットの信
号導体はグランド平面に隣接して配置され、中間の１セ
ットの信号導体が第１のものに対して９０度回転され
る。これは、Ｘ−Ｙ−Ｘ、又はＹ−Ｘ−Ｙオリエンテー
ションと記載できる。いずれの平面においても、信号導
体間のクロストークは導体間の比較的に広い間隔によっ
て抑えられる。第１及び第２の層の間、又は第２及び第
３の層の間においては信号導体は互いに直交し、よって
オーバーラップする面積は小さいので、第１及び第２の
層の間、又は第２及び第３の層の間におけるクロストー
クは低減される。
は次のように配置される。すなわち、第１の信号平面１
０は０度のオリエンテーションで配置され、次の信号平
面２３は９０度のオリエンテーションで配置され、第３
の信号平面２２は０度のオリエンテーションで配置され
るが、第１の信号平面１０から約半ピッチずられて配置
される。最近のＶＬＳＩにおいては、接続はボードのあ
る部分において所望の一方向に向いたバスである。２セ
ットの信号導体が一方向に延び、もう１セットの信号導
体が第１の方向と垂直な方向に延びることによって、高
密度の接続が得られる。同じ方向に延びる２セットの信
号導体はグランド平面に隣接して配置され、中間の１セ
ットの信号導体が第１のものに対して９０度回転され
る。これは、Ｘ−Ｙ−Ｘ、又はＹ−Ｘ−Ｙオリエンテー
ションと記載できる。いずれの平面においても、信号導
体間のクロストークは導体間の比較的に広い間隔によっ
て抑えられる。第１及び第２の層の間、又は第２及び第
３の層の間においては信号導体は互いに直交し、よって
オーバーラップする面積は小さいので、第１及び第２の
層の間、又は第２及び第３の層の間におけるクロストー
クは低減される。
【００１７】従来技術はグランド及び電源平面の間にお
いてＸ層とＹ層とが互いに９０度の向きとなるＸ−Ｙオ
リエンテーションの構造のものであった。従来技術の構
成は図３及び図４に示されている。図３はＸ−Ｙオリエ
ンテーションの構造の平面図であり、図４は同断面図で
ある。２つの信号平面の導体３４、３６のオーバーラッ
プする面積は非常に小さい。３８はグランド又は電源導
体である。図５及び図６はそれよりも複雑な従来技術を
示し、ＸＹｒｓアプローチとして公知のものである。Ｘ
層４０は０度の向きで配置され、Ｙ層４２は９０度の向
きで配置される。ｒ層４４は−４５度の向きで配置さ
れ、ｓ層４６は＋４５度の向きで配置される。この構成
においては、これらの４つの層がグランド平面３８の間
に配置される。この場合にも、図５及び図６に斜影をつ
けて示したオーバーラップする面積は非常に小さい。
いてＸ層とＹ層とが互いに９０度の向きとなるＸ−Ｙオ
リエンテーションの構造のものであった。従来技術の構
成は図３及び図４に示されている。図３はＸ−Ｙオリエ
ンテーションの構造の平面図であり、図４は同断面図で
ある。２つの信号平面の導体３４、３６のオーバーラッ
プする面積は非常に小さい。３８はグランド又は電源導
体である。図５及び図６はそれよりも複雑な従来技術を
示し、ＸＹｒｓアプローチとして公知のものである。Ｘ
層４０は０度の向きで配置され、Ｙ層４２は９０度の向
きで配置される。ｒ層４４は−４５度の向きで配置さ
れ、ｓ層４６は＋４５度の向きで配置される。この構成
においては、これらの４つの層がグランド平面３８の間
に配置される。この場合にも、図５及び図６に斜影をつ
けて示したオーバーラップする面積は非常に小さい。
【００１８】本発明においては、Ｙ層１０の信号導体と
Ｘ層２３の信号導体との間のクロストークは、これらの
２つの層の直交するオリエンテーションに基づいて最小
化される。同様に、Ｘ層２３の信号導体とＹ´層２２の
信号導体との間のクロストークは、これらの２つの層の
直交するオリエンテーションに基づいて最小化される。
Ｙ層１０の信号導体とＹ´層２２の信号導体との間のク
ロストークは、信号導体を約半ピッチずつずらした配置
によって最小化される。クロストークのさらなる減少
は、中間層の存在と約半ピッチずつずらした配置とに基
づく距離の組合せにより、Ｙ層１０の信号導体とＹ´層
２２の信号導体との間の距離が大きくなることにより、
達成される。図７に示されるように、Ｙ層１０Ｘ層２３
との間、及びＸ層２３とＹ´層２２との間のクロストー
クを生じるオーバーラップ領域４８、並びに、Ｙ層１０
とＹ´層２２との間のクロストークを生じる領域５０
は、非常に小さい。Ｙ層１０とＹ´層２２との間のクロ
ストークは同じ単一の平面内の信号導体間のクロストー
クと比較すべきである。ＹＸＹ´オリエンテーションは
最小の層数で最大の非対称的な接続可能性を許容するも
のである。
Ｘ層２３の信号導体との間のクロストークは、これらの
２つの層の直交するオリエンテーションに基づいて最小
化される。同様に、Ｘ層２３の信号導体とＹ´層２２の
信号導体との間のクロストークは、これらの２つの層の
直交するオリエンテーションに基づいて最小化される。
Ｙ層１０の信号導体とＹ´層２２の信号導体との間のク
ロストークは、信号導体を約半ピッチずつずらした配置
によって最小化される。クロストークのさらなる減少
は、中間層の存在と約半ピッチずつずらした配置とに基
づく距離の組合せにより、Ｙ層１０の信号導体とＹ´層
２２の信号導体との間の距離が大きくなることにより、
達成される。図７に示されるように、Ｙ層１０Ｘ層２３
との間、及びＸ層２３とＹ´層２２との間のクロストー
クを生じるオーバーラップ領域４８、並びに、Ｙ層１０
とＹ´層２２との間のクロストークを生じる領域５０
は、非常に小さい。Ｙ層１０とＹ´層２２との間のクロ
ストークは同じ単一の平面内の信号導体間のクロストー
クと比較すべきである。ＹＸＹ´オリエンテーションは
最小の層数で最大の非対称的な接続可能性を許容するも
のである。
【００１９】図１及び図２において、総体的に参照数字
２４で示された第２の信号平面は、重要な信号のカテゴ
リに入らない信号のために確立された設計規則に基づい
た、最小の導体間隔２６と、種々の導体幅とを備える。
非重要信号は、データバス、クロストークや偽のトリガ
ーを受けにくく且つ短い距離にわたって設けられたその
他の信号を含む。例えば、第２の信号平面２４における
導体については最大で１又は２のチップの交差がなされ
る。第２の信号平面２４における導体は狭いトレース、
例えば５μｍ、及び比較的に狭い導体の分離、例えば５
〜２０μｍを採用する。第２の信号平面２４における導
体の密度は、システムの要求によって定められる第１の
信号平面１０の密度の約４倍である。第２の信号平面２
４の導体に接続されたＶＬＳＩチップに属する直列終端
のためのデザインの要求は、物理的結合のために密度の
低下が必要となるような終端抵抗、又は同様の手段を不
要とする。隣接する信号平面間にのみバイアホールを設
ける設計規則は密度の低減のための要求を解消する。
２４で示された第２の信号平面は、重要な信号のカテゴ
リに入らない信号のために確立された設計規則に基づい
た、最小の導体間隔２６と、種々の導体幅とを備える。
非重要信号は、データバス、クロストークや偽のトリガ
ーを受けにくく且つ短い距離にわたって設けられたその
他の信号を含む。例えば、第２の信号平面２４における
導体については最大で１又は２のチップの交差がなされ
る。第２の信号平面２４における導体は狭いトレース、
例えば５μｍ、及び比較的に狭い導体の分離、例えば５
〜２０μｍを採用する。第２の信号平面２４における導
体の密度は、システムの要求によって定められる第１の
信号平面１０の密度の約４倍である。第２の信号平面２
４の導体に接続されたＶＬＳＩチップに属する直列終端
のためのデザインの要求は、物理的結合のために密度の
低下が必要となるような終端抵抗、又は同様の手段を不
要とする。隣接する信号平面間にのみバイアホールを設
ける設計規則は密度の低減のための要求を解消する。
【００２０】第２の信号平面２４の設計の規則は、比較
的に高いクロストークを許容し、トレース寸法に基づい
て比較的に高い導体抵抗を有する。導体の長さ及びバイ
アホールの深さについての制限は信号の品質にかかるか
なりのインパクトを防止する。さらに、第２の信号平面
２４のための第２の設計規則に従って形成され、第２の
信号平面２４とともに、上記した信号平面１０、２２、
２３と同様にＹ−Ｘ−Ｙ´構造を形成する信号平面２
８、２９がプリント回路基板２内にある。
的に高いクロストークを許容し、トレース寸法に基づい
て比較的に高い導体抵抗を有する。導体の長さ及びバイ
アホールの深さについての制限は信号の品質にかかるか
なりのインパクトを防止する。さらに、第２の信号平面
２４のための第２の設計規則に従って形成され、第２の
信号平面２４とともに、上記した信号平面１０、２２、
２３と同様にＹ−Ｘ−Ｙ´構造を形成する信号平面２
８、２９がプリント回路基板２内にある。
【００２１】工学上の変化は第１の信号平面１０及び第
１の信号平面のための設計規則を採用したその他の信号
平面において収容される。採用されるピッチ及び導体の
大きさは、導体間のジャンパーワイヤリング、及び機械
的な切断やレーザーによる気化、又は標準的な手段を使
用した導体の分離を収容するものである。
１の信号平面のための設計規則を採用したその他の信号
平面において収容される。採用されるピッチ及び導体の
大きさは、導体間のジャンパーワイヤリング、及び機械
的な切断やレーザーによる気化、又は標準的な手段を使
用した導体の分離を収容するものである。
【００２２】図面に示されるプリント回路基板２の実施
例は、Ｙ−Ｘ−Ｙ´信号平面のグループを分離する電源
平面３０及びグランド平面３２を有するデュアルストリ
ップラインの技術を含む。本発明はベリードマイクロス
トリップに対する応用又は組み合わせた応用等に等しく
応用可能である。
例は、Ｙ−Ｘ−Ｙ´信号平面のグループを分離する電源
平面３０及びグランド平面３２を有するデュアルストリ
ップラインの技術を含む。本発明はベリードマイクロス
トリップに対する応用又は組み合わせた応用等に等しく
応用可能である。
【００２３】第１の信号平面及び第２の信号平面のため
の設計規則の確立は、信号を、重要な信号と、非重要な
信号のカテゴリーに分離することを要求する。重要な信
号の最悪の場合の要求の決定は、導体の寸法、導体のピ
ッチ又は間隔、及び隣接する信号平面間の誘電体の厚さ
についての設計のパラメータを確立する。標準的なＣＡ
Ｄシステムは第１の信号平面及び同じような特性の要求
をもった信号平面のためのルーチングに採用された。
の設計規則の確立は、信号を、重要な信号と、非重要な
信号のカテゴリーに分離することを要求する。重要な信
号の最悪の場合の要求の決定は、導体の寸法、導体のピ
ッチ又は間隔、及び隣接する信号平面間の誘電体の厚さ
についての設計のパラメータを確立する。標準的なＣＡ
Ｄシステムは第１の信号平面及び同じような特性の要求
をもった信号平面のためのルーチングに採用された。
【００２４】同様に、非重要な信号のための設計規則が
確立され、標準的なＣＡＤシステムは第２の信号平面及
び同じような特性の要求をもった信号平面のための設定
に採用された。図面に示す実施例では２つのタイプの信
号平面しか図示説明されていないが、本発明は、種々の
レベルの重要性及び関連する設計の要求を収容するため
に、種々の導体密度及び機械的及び電気的性質をもった
多くのタイプの信号平面に応用可能である。
確立され、標準的なＣＡＤシステムは第２の信号平面及
び同じような特性の要求をもった信号平面のための設定
に採用された。図面に示す実施例では２つのタイプの信
号平面しか図示説明されていないが、本発明は、種々の
レベルの重要性及び関連する設計の要求を収容するため
に、種々の導体密度及び機械的及び電気的性質をもった
多くのタイプの信号平面に応用可能である。
【００２５】
【発明の効果】本発明は、最近のＭＣＭシステムにおけ
る接続部の７０〜８０パーセントにも及ぶ非重要な信号
の信号ネットのために高密度の信号平面を提供するもの
である。残りの重要な信号は信号の劣化を防止するのに
十分な設計規則を取り入れた第１の信号平面に収容され
る。本発明により、ＭＣＭシステムのために全プリント
回路基板についての混合された導体密度は全ての信号平
面について重要な信号の要求に従って単一的に設計され
た従来技術のシステムよりもかなり高くすることができ
る。
る接続部の７０〜８０パーセントにも及ぶ非重要な信号
の信号ネットのために高密度の信号平面を提供するもの
である。残りの重要な信号は信号の劣化を防止するのに
十分な設計規則を取り入れた第１の信号平面に収容され
る。本発明により、ＭＣＭシステムのために全プリント
回路基板についての混合された導体密度は全ての信号平
面について重要な信号の要求に従って単一的に設計され
た従来技術のシステムよりもかなり高くすることができ
る。
【００２６】Ｙ−Ｘ−Ｙ´グループの信号平面のオリエ
ンテーションは、導体のバス接続のための所望の方向に
基づいた種々の設計規則を採用した信号平面のグループ
の間で変えることができる。Ｙ−Ｘ−Ｙ´オリエンテー
ションと重要な信号平面及び高密度の非重要な信号平面
のための多くの設計規則との組合せは、ＭＣＭシステム
のための全スリント回路基板における最大の密度を許容
するものである。
ンテーションは、導体のバス接続のための所望の方向に
基づいた種々の設計規則を採用した信号平面のグループ
の間で変えることができる。Ｙ−Ｘ−Ｙ´オリエンテー
ションと重要な信号平面及び高密度の非重要な信号平面
のための多くの設計規則との組合せは、ＭＣＭシステム
のための全スリント回路基板における最大の密度を許容
するものである。
【００２７】以上は本発明を図面を参照した実施例につ
いて説明したが、本発明はそのような実施例に限定され
ものではなく、本発明の範囲内において、種々の変更や
修正を行うことができる。
いて説明したが、本発明はそのような実施例に限定され
ものではなく、本発明の範囲内において、種々の変更や
修正を行うことができる。
【図１】本発明の実施例によるプリント回路基板の破断
断面図である。
断面図である。
【図２】図１のプリント回路基板の断面図である。
【図３】従来技術のプリント回路基板の平面図である。
【図４】図３のプリント回路基板の断面図である。
【図５】別の従来技術のプリント回路基板の平面図であ
る。
る。
【図６】図５のプリント回路基板の断面図である。
【図７】本発明の実施例によるプリント回路基板のＹ−
Ｘ−Ｙ´構造を示す平面図である。
Ｘ−Ｙ´構造を示す平面図である。
【図８】図７のプリント回路基板の断面図である。
１０、２２、２３…第１の信号平面 １２…導体 １４、２６…ピッチ １６…導体幅 ２４、２８、２９…第２の信号平面 ２６…間隔
Claims (15)
- 【請求項１】 重要な信号のための第１のカテゴリを確
立し、 重要な信号の劣化を防止するための要求に適合する第１
の導体間隔と第１の導体特性とのために第１の設計規則
を規定し、 該第１の設計規則を使用して少なくとも１つの第１の信
号平面をレイアウトし、 重要な信号のカテゴリに入らない信号のための第２の導
体間隔と第２の導体特性とのために第２の設計規則を規
定し、 該第２の設計規則を使用して少なくとも１つの第２の信
号平面をレイアウトする、 ステップからなることを特徴とする多層プリント回路基
板の製造方法。 - 【請求項２】 重要な信号のための第１のカテゴリを確
立するステップは、クロック信号を選択し、制御信号を
選択し、非同期信号を選択するステップを含むことを特
徴とする請求項１に記載の多層プリント回路基板の製造
方法。 - 【請求項３】 重要な信号のための第１のカテゴリを確
立するステップはさらに、一層よりも大きいバイアホー
ルを要求する信号を選択するステップを含むことを特徴
とする請求項２に記載の多層プリント回路基板の製造方
法。 - 【請求項４】 該重要な信号を選択するステップはさら
に、２つ分のチップの長さを越える通路長を有する信号
を選択するステップを含むことを特徴とする請求項２に
記載の多層プリント回路基板の製造方法。 - 【請求項５】 第２の設計規則を規定するステップはさ
らに、第１の導体間隔及び第１の導体特性によって達成
される導体密度よりも少なくとも約４倍の導体密度を達
成するために第２の導体間隔及び第２の導体特性を定め
るステップを備えることを特徴とする請求項１に記載の
多層プリント回路基板の製造方法。 - 【請求項６】 該重要な信号を選択するステップはさら
に、工学的な変化を潜在的に要求する信号を選択するス
テップを含むことを特徴とする請求項２に記載の多層プ
リント回路基板の製造方法。 - 【請求項７】 該重要な信号を選択するステップはさら
に、チップとは別の終端を要求する信号を選択するステ
ップを含むことを特徴とする請求項２に記載の多層プリ
ント回路基板の製造方法。 - 【請求項８】 重要な信号のための第１のカテゴリを確
立し、 重要な信号の劣化を防止するための要求に適合する第１
の導体間隔と第１の導体特性とのために第１の設計規則
を規定し、 バス接続のための所望の方向を設定し、 第１の設計規則を採用するために、所望の方向に対して
０度を向いた導体を有する少なくとも１つのＹ平面と、
所望の方向に対して９０度を向いた導体を有する少なく
とも１つのＸ平面と、所望の方向に対して０度を向いた
導体を有する少なくとも１つのＹ´平面とを有する、隣
接する信号平面の第１のオリエンテーションを規定し、
該Ｙ´平面の導体は該Ｙ平面の導体から約半ピッチだけ
ずらされており、 該第１の設計規則及び該第１のオリエンテーションを使
用して第１の複数の信号平面をレイアウトし、 重要な信号のカテゴリに入らない信号のための第２の導
体間隔と第２の導体特性とのために第２の設計規則を規
定し、 該第２の設計規則を使用して第２の複数の信号平面をレ
イアウトする、 ステップからなることを特徴とする多層プリント回路基
板の製造方法。 - 【請求項９】 バス接続のための第２の所望の方向を設
定し、 第２の設計規則を採用するために、所望の方向に対して
０度を向いた導体を有する少なくとも１つのＹ平面と、
所望の方向に対して９０度を向いた導体を有する少なく
とも１つのＸ平面と、所望の方向に対して０度を向いた
導体を有する少なくとも１つのＹ´平面とを有する、隣
接する信号平面の第２のオリエンテーションを規定し、
該Ｙ´平面の導体は該Ｙ平面の導体から約半ピッチだけ
ずらされており、 これらのステップをさらに備えるとともに、該第２の設
計規則を使用して第２の複数の信号平面をレイアウトす
るステップは該第２のオリエンテーションを使用するこ
とを特徴とする請求項８に記載の多層プリント回路基板
の製造方法。 - 【請求項１０】 重要な信号のための第１のカテゴリを
確立するステップは、クロック信号を選択し、制御信号
を選択し、非同期信号を選択するステップを含むことを
特徴とする請求項８に記載の多層プリント回路基板の製
造方法。 - 【請求項１１】 重要な信号のための第１のカテゴリを
確立するステップはさらに、一層よりも大きいバイアホ
ールを要求する信号を選択するステップを含むことを特
徴とする請求項１０に記載の多層プリント回路基板の製
造方法。 - 【請求項１２】 該重要な信号を選択するステップはさ
らに、２つ分のチップの長さを越える通路長を有する信
号を選択するステップを含むことを特徴とする請求項１
０に記載の多層プリント回路基板の製造方法。 - 【請求項１３】 第２の設計規則を規定するステップは
さらに、第１の導体間隔及び第１の導体特性によって達
成される導体密度よりも少なくとも約４倍の導体密度を
達成するために第２の導体間隔及び第２の導体特性を定
めるステップを備えることを特徴とする請求項８に記載
の多層プリント回路基板の製造方法。 - 【請求項１４】 該重要な信号を選択するステップはさ
らに、工学的な変化を潜在的に要求する信号を選択する
ステップを含むことを特徴とする請求項１０に記載の多
層プリント回路基板の製造方法。 - 【請求項１５】 該重要な信号を選択するステップはさ
らに、チップとは別の終端を要求する信号を選択するス
テップを含むことを特徴とする請求項１０に記載の多層
プリント回路基板の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/125,035 US5508938A (en) | 1992-08-13 | 1993-09-21 | Special interconnect layer employing offset trace layout for advanced multi-chip module packages |
| US125035 | 1993-09-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07152823A true JPH07152823A (ja) | 1995-06-16 |
| JP3238831B2 JP3238831B2 (ja) | 2001-12-17 |
Family
ID=22417927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22312694A Expired - Lifetime JP3238831B2 (ja) | 1993-09-21 | 1994-09-19 | 多層プリント回路基板の設計方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5508938A (ja) |
| EP (1) | EP0644596B1 (ja) |
| JP (1) | JP3238831B2 (ja) |
| DE (1) | DE69421658T2 (ja) |
Families Citing this family (81)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2638567B2 (ja) * | 1995-06-08 | 1997-08-06 | 日本電気株式会社 | 多層配線基板 |
| US5786630A (en) * | 1996-08-07 | 1998-07-28 | Intel Corporation | Multi-layer C4 flip-chip substrate |
| US6307162B1 (en) | 1996-12-09 | 2001-10-23 | International Business Machines Corporation | Integrated circuit wiring |
| US5987241A (en) * | 1997-01-09 | 1999-11-16 | Hewlett-Packard Company | Routing techniques to assure electrical integrity in datapath blocks |
| US7336468B2 (en) | 1997-04-08 | 2008-02-26 | X2Y Attenuators, Llc | Arrangement for energy conditioning |
| US7321485B2 (en) | 1997-04-08 | 2008-01-22 | X2Y Attenuators, Llc | Arrangement for energy conditioning |
| US9054094B2 (en) | 1997-04-08 | 2015-06-09 | X2Y Attenuators, Llc | Energy conditioning circuit arrangement for integrated circuit |
| US5874778A (en) * | 1997-06-11 | 1999-02-23 | International Business Machines Corporation | Embedded power and ground plane structure |
| US6691296B1 (en) * | 1998-02-02 | 2004-02-10 | Matsushita Electric Industrial Co., Ltd. | Circuit board design aiding |
| DE19835263C2 (de) * | 1998-08-04 | 2000-06-21 | Siemens Ag | Integrierte Schaltung mit durch Energieeinwirkung auftrennbaren elektrischen Verbindungstellen |
| JP4363716B2 (ja) * | 1999-06-25 | 2009-11-11 | 株式会社東芝 | Ｌｓｉの配線構造の設計方法 |
| US6392159B1 (en) | 1999-07-27 | 2002-05-21 | International Business Machines Corporation | Embedded structure for engineering change and repair of circuit boards |
| DE10031658A1 (de) * | 2000-06-29 | 2002-01-17 | Siemens Ag | Substrat und Modul |
| US6930256B1 (en) | 2002-05-01 | 2005-08-16 | Amkor Technology, Inc. | Integrated circuit substrate having laser-embedded conductive patterns and method therefor |
| US7334326B1 (en) | 2001-06-19 | 2008-02-26 | Amkor Technology, Inc. | Method for making an integrated circuit substrate having embedded passive components |
| US6987661B1 (en) | 2001-06-19 | 2006-01-17 | Amkor Technology, Inc. | Integrated circuit substrate having embedded passive components and methods therefor |
| US6831371B1 (en) | 2002-03-16 | 2004-12-14 | Amkor Technology, Inc. | Integrated circuit substrate having embedded wire conductors and method therefor |
| US20080043447A1 (en) * | 2002-05-01 | 2008-02-21 | Amkor Technology, Inc. | Semiconductor package having laser-embedded terminals |
| US6930257B1 (en) | 2002-05-01 | 2005-08-16 | Amkor Technology, Inc. | Integrated circuit substrate having laminated laser-embedded circuit layers |
| US7633765B1 (en) | 2004-03-23 | 2009-12-15 | Amkor Technology, Inc. | Semiconductor package including a top-surface metal layer for implementing circuit features |
| US9691635B1 (en) | 2002-05-01 | 2017-06-27 | Amkor Technology, Inc. | Buildup dielectric layer having metallization pattern semiconductor package fabrication method |
| US7670962B2 (en) | 2002-05-01 | 2010-03-02 | Amkor Technology, Inc. | Substrate having stiffener fabrication method |
| US7399661B2 (en) * | 2002-05-01 | 2008-07-15 | Amkor Technology, Inc. | Method for making an integrated circuit substrate having embedded back-side access conductors and vias |
| US7028400B1 (en) | 2002-05-01 | 2006-04-18 | Amkor Technology, Inc. | Integrated circuit substrate having laser-exposed terminals |
| US7548430B1 (en) | 2002-05-01 | 2009-06-16 | Amkor Technology, Inc. | Buildup dielectric and metallization process and semiconductor package |
| US7080339B2 (en) * | 2003-05-07 | 2006-07-18 | Cadence Design Systems, Inc. | Plane representation of wiring in a design layout |
| US7243328B2 (en) * | 2003-05-07 | 2007-07-10 | Cadence Design Systems, Inc. | Method and apparatus for representing items in a design layout |
| US7065731B2 (en) * | 2003-05-07 | 2006-06-20 | Cadence Design Systems, Inc. | Removal of acute angles in a design layout |
| US10811277B2 (en) | 2004-03-23 | 2020-10-20 | Amkor Technology, Inc. | Encapsulated semiconductor package |
| US11081370B2 (en) | 2004-03-23 | 2021-08-03 | Amkor Technology Singapore Holding Pte. Ltd. | Methods of manufacturing an encapsulated semiconductor device |
| US7145238B1 (en) | 2004-05-05 | 2006-12-05 | Amkor Technology, Inc. | Semiconductor package and substrate having multi-level vias |
| TWI237380B (en) * | 2004-11-19 | 2005-08-01 | Advanced Semiconductor Eng | Build-up via for suppressing simultaneous switching noise |
| JP2008537843A (ja) | 2005-03-01 | 2008-09-25 | エックストゥーワイ アテニュエイターズ，エルエルシー | 内部で重なり合った調整器 |
| US7571408B1 (en) | 2005-03-09 | 2009-08-04 | Cadence Design Systems, Inc. | Methods and apparatus for diagonal route shielding |
| US7348667B2 (en) * | 2005-03-22 | 2008-03-25 | International Business Machines Corporation | System and method for noise reduction in multi-layer ceramic packages |
| US7307437B1 (en) * | 2005-03-24 | 2007-12-11 | Hewlett-Packard Development Company, L.P. | Arrangement with conductive pad embedment |
| US8826531B1 (en) | 2005-04-05 | 2014-09-09 | Amkor Technology, Inc. | Method for making an integrated circuit substrate having laminated laser-embedded circuit layers |
| US7430800B2 (en) * | 2005-06-06 | 2008-10-07 | International Business Machines Corporation | Apparatus and method for far end noise reduction using capacitive cancellation by offset wiring |
| US7694258B1 (en) | 2005-08-01 | 2010-04-06 | Cadence Design Systems, Inc. | Method and apparatus for inserting metal fill in an integrated circuit (“IC”) layout |
| US7589398B1 (en) | 2006-10-04 | 2009-09-15 | Amkor Technology, Inc. | Embedded metal features structure |
| US7550857B1 (en) | 2006-11-16 | 2009-06-23 | Amkor Technology, Inc. | Stacked redistribution layer (RDL) die assembly package |
| US7750250B1 (en) | 2006-12-22 | 2010-07-06 | Amkor Technology, Inc. | Blind via capture pad structure |
| US7608538B2 (en) * | 2007-01-05 | 2009-10-27 | International Business Machines Corporation | Formation of vertical devices by electroplating |
| US7752752B1 (en) | 2007-01-09 | 2010-07-13 | Amkor Technology, Inc. | Method of fabricating an embedded circuit pattern |
| US8018052B2 (en) * | 2007-06-29 | 2011-09-13 | Stats Chippac Ltd. | Integrated circuit package system with side substrate having a top layer |
| US8323771B1 (en) | 2007-08-15 | 2012-12-04 | Amkor Technology, Inc. | Straight conductor blind via capture pad structure and fabrication method |
| CN101257788B (zh) * | 2007-12-07 | 2010-07-14 | 深圳创维－Rgb电子有限公司 | 一种在pcb板上自动插件的方法、系统及设备 |
| US8872329B1 (en) | 2009-01-09 | 2014-10-28 | Amkor Technology, Inc. | Extended landing pad substrate package structure and method |
| US7960827B1 (en) | 2009-04-09 | 2011-06-14 | Amkor Technology, Inc. | Thermal via heat spreader package and method |
| US8623753B1 (en) | 2009-05-28 | 2014-01-07 | Amkor Technology, Inc. | Stackable protruding via package and method |
| US8222538B1 (en) | 2009-06-12 | 2012-07-17 | Amkor Technology, Inc. | Stackable via package and method |
| US8471154B1 (en) | 2009-08-06 | 2013-06-25 | Amkor Technology, Inc. | Stackable variable height via package and method |
| US8796561B1 (en) | 2009-10-05 | 2014-08-05 | Amkor Technology, Inc. | Fan out build up substrate stackable package and method |
| US8288657B2 (en) * | 2009-10-12 | 2012-10-16 | International Business Machines Corporation | Noise coupling reduction and impedance discontinuity control in high-speed ceramic modules |
| US8937381B1 (en) | 2009-12-03 | 2015-01-20 | Amkor Technology, Inc. | Thin stackable package and method |
| US9691734B1 (en) | 2009-12-07 | 2017-06-27 | Amkor Technology, Inc. | Method of forming a plurality of electronic component packages |
| US8536462B1 (en) | 2010-01-22 | 2013-09-17 | Amkor Technology, Inc. | Flex circuit package and method |
| JP5486376B2 (ja) * | 2010-03-31 | 2014-05-07 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US8300423B1 (en) | 2010-05-25 | 2012-10-30 | Amkor Technology, Inc. | Stackable treated via package and method |
| US8294276B1 (en) | 2010-05-27 | 2012-10-23 | Amkor Technology, Inc. | Semiconductor device and fabricating method thereof |
| US8338229B1 (en) | 2010-07-30 | 2012-12-25 | Amkor Technology, Inc. | Stackable plasma cleaned via package and method |
| US8717775B1 (en) | 2010-08-02 | 2014-05-06 | Amkor Technology, Inc. | Fingerprint sensor package and method |
| US8337657B1 (en) | 2010-10-27 | 2012-12-25 | Amkor Technology, Inc. | Mechanical tape separation package and method |
| US8482134B1 (en) | 2010-11-01 | 2013-07-09 | Amkor Technology, Inc. | Stackable package and method |
| US9748154B1 (en) | 2010-11-04 | 2017-08-29 | Amkor Technology, Inc. | Wafer level fan out semiconductor device and manufacturing method thereof |
| US8525318B1 (en) | 2010-11-10 | 2013-09-03 | Amkor Technology, Inc. | Semiconductor device and fabricating method thereof |
| US8557629B1 (en) | 2010-12-03 | 2013-10-15 | Amkor Technology, Inc. | Semiconductor device having overlapped via apertures |
| US8535961B1 (en) | 2010-12-09 | 2013-09-17 | Amkor Technology, Inc. | Light emitting diode (LED) package and method |
| US9721872B1 (en) | 2011-02-18 | 2017-08-01 | Amkor Technology, Inc. | Methods and structures for increasing the allowable die size in TMV packages |
| US9013011B1 (en) | 2011-03-11 | 2015-04-21 | Amkor Technology, Inc. | Stacked and staggered die MEMS package and method |
| KR101140113B1 (ko) | 2011-04-26 | 2012-04-30 | 앰코 테크놀로지 코리아 주식회사 | 반도체 디바이스 |
| US8653674B1 (en) | 2011-09-15 | 2014-02-18 | Amkor Technology, Inc. | Electronic component package fabrication method and structure |
| US8633598B1 (en) | 2011-09-20 | 2014-01-21 | Amkor Technology, Inc. | Underfill contacting stacking balls package fabrication method and structure |
| US9029962B1 (en) | 2011-10-12 | 2015-05-12 | Amkor Technology, Inc. | Molded cavity substrate MEMS package fabrication method and structure |
| KR101366461B1 (ko) | 2012-11-20 | 2014-02-26 | 앰코 테크놀로지 코리아 주식회사 | 반도체 디바이스 및 그 제조 방법 |
| US9799592B2 (en) | 2013-11-19 | 2017-10-24 | Amkor Technology, Inc. | Semicondutor device with through-silicon via-less deep wells |
| KR101488590B1 (ko) | 2013-03-29 | 2015-01-30 | 앰코 테크놀로지 코리아 주식회사 | 반도체 디바이스 및 그 제조 방법 |
| US9331016B2 (en) | 2013-07-25 | 2016-05-03 | Qualcomm Incorporated | SOC design with critical technology pitch alignment |
| KR101607981B1 (ko) | 2013-11-04 | 2016-03-31 | 앰코 테크놀로지 코리아 주식회사 | 반도체 패키지용 인터포저 및 이의 제조 방법, 제조된 인터포저를 이용한 반도체 패키지 |
| US9960328B2 (en) | 2016-09-06 | 2018-05-01 | Amkor Technology, Inc. | Semiconductor device and manufacturing method thereof |
| DE102019212785A1 (de) * | 2019-08-27 | 2021-03-04 | Robert Bosch Gmbh | Verfahren und Vorrichtung zur Analyse eines Erzeugnisses |
Family Cites Families (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4210885A (en) * | 1978-06-30 | 1980-07-01 | International Business Machines Corporation | Thin film lossy line for preventing reflections in microcircuit chip package interconnections |
| US4245273A (en) * | 1979-06-29 | 1981-01-13 | International Business Machines Corporation | Package for mounting and interconnecting a plurality of large scale integrated semiconductor devices |
| DE2940593A1 (de) * | 1979-10-06 | 1981-04-16 | Ibm Deutschland Gmbh, 7000 Stuttgart | Mehrlagen-modul mit konstantem wellenwiderstand |
| JPS58124260A (ja) * | 1982-01-20 | 1983-07-23 | Nec Corp | 配線基板 |
| US4553111A (en) * | 1983-08-30 | 1985-11-12 | Burroughs Corporation | Printed circuit board maximizing areas for component utilization |
| US4560962A (en) * | 1983-08-30 | 1985-12-24 | Burroughs Corporation | Multilayered printed circuit board with controlled 100 ohm impedance |
| US4754371A (en) * | 1984-04-27 | 1988-06-28 | Nec Corporation | Large scale integrated circuit package |
| US4535388A (en) * | 1984-06-29 | 1985-08-13 | International Business Machines Corporation | High density wired module |
| FR2567684B1 (fr) * | 1984-07-10 | 1988-11-04 | Nec Corp | Module ayant un substrat ceramique multicouche et un circuit multicouche sur ce substrat et procede pour sa fabrication |
| EP0257119B1 (en) * | 1986-08-22 | 1991-02-20 | Ibm Deutschland Gmbh | Integrated wiring system for vlsi |
| US4811082A (en) * | 1986-11-12 | 1989-03-07 | International Business Machines Corporation | High performance integrated circuit packaging structure |
| JPS63245952A (ja) * | 1987-04-01 | 1988-10-13 | Hitachi Ltd | マルチチップモジュ−ル構造体 |
| JP2606845B2 (ja) * | 1987-06-19 | 1997-05-07 | 富士通株式会社 | 半導体集積回路 |
| US5165166A (en) * | 1987-09-29 | 1992-11-24 | Microelectronics And Computer Technology Corporation | Method of making a customizable circuitry |
| US4859806A (en) * | 1988-05-17 | 1989-08-22 | Microelectronics And Computer Technology Corporation | Discretionary interconnect |
| JPH0229124A (ja) * | 1988-07-19 | 1990-01-31 | Toshiba Corp | スタンダードセル |
| JP2668981B2 (ja) * | 1988-09-19 | 1997-10-27 | 富士通株式会社 | 半導体集積回路 |
| JPH02106968A (ja) * | 1988-10-17 | 1990-04-19 | Hitachi Ltd | 半導体集積回路装置及びその形成方法 |
| JPH0731695B2 (ja) * | 1988-10-26 | 1995-04-10 | 三菱電機株式会社 | 半導体集積回路装置のマスクパターンのコンパクション処理方法 |
| EP0393635B1 (en) * | 1989-04-21 | 1997-09-03 | Nec Corporation | Semiconductor device having multi-level wirings |
| JP3090453B2 (ja) * | 1989-07-10 | 2000-09-18 | 株式会社日立製作所 | 厚膜薄膜積層基板およびそれを用いた電子回路装置 |
| US5061824A (en) * | 1989-08-23 | 1991-10-29 | Ncr Corporation | Backpanel having multiple logic family signal layers |
| US5377124A (en) * | 1989-09-20 | 1994-12-27 | Aptix Corporation | Field programmable printed circuit board |
| US5127986A (en) * | 1989-12-01 | 1992-07-07 | Cray Research, Inc. | High power, high density interconnect method and apparatus for integrated circuits |
| US5060116A (en) * | 1990-04-20 | 1991-10-22 | Grobman Warren D | Electronics system with direct write engineering change capability |
| US5081563A (en) * | 1990-04-27 | 1992-01-14 | International Business Machines Corporation | Multi-layer package incorporating a recessed cavity for a semiconductor chip |
| US5045819A (en) * | 1990-06-06 | 1991-09-03 | Arizona Board Of Regents, A Body Corporate Acting On Behalf Of Arizona State University | Multilayer-multiconductor microstrips for digital integrated circuits |
| US5068631A (en) * | 1990-08-09 | 1991-11-26 | At&T Bell Laboratories | Sub power plane to provide EMC filtering for VLSI devices |
| JP2825031B2 (ja) * | 1991-08-06 | 1998-11-18 | 日本電気株式会社 | 半導体メモリ装置 |
| JPH07123150B2 (ja) * | 1992-03-06 | 1995-12-25 | インターナショナル・ビジネス・マシーンズ・コーポレイション | ハイブリッド半導体モジュール |
-
1993
- 1993-09-21 US US08/125,035 patent/US5508938A/en not_active Expired - Lifetime
-
1994
- 1994-08-23 EP EP94113128A patent/EP0644596B1/en not_active Expired - Lifetime
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