JPH0731695B2 - 半導体集積回路装置のマスクパターンのコンパクション処理方法 - Google Patents
半導体集積回路装置のマスクパターンのコンパクション処理方法Info
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- JPH0731695B2 JPH0731695B2 JP63268121A JP26812188A JPH0731695B2 JP H0731695 B2 JPH0731695 B2 JP H0731695B2 JP 63268121 A JP63268121 A JP 63268121A JP 26812188 A JP26812188 A JP 26812188A JP H0731695 B2 JPH0731695 B2 JP H0731695B2
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- 239000004065 semiconductor Substances 0.000 title claims description 15
- 238000005056 compaction Methods 0.000 claims description 35
- 238000010586 diagram Methods 0.000 description 3
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- 230000000694 effects Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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- G—PHYSICS
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- G06F30/00—Computer-aided design [CAD]
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- G06F30/39—Circuit design at the physical level
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、LSI等の半導体集積回路装置のマスクパタ
ーンにコンパクション（縮小）処理を行って設計基準
（寸法基準）の異なる半導体集積回路装置のマスクパタ
ーンを作成する方法に係り、特に階層構造を有するLSI
マスクパターンデータから設計基準の小さなLSI用のマ
スクパターンデータを得る方法に関するものである。
ーンにコンパクション（縮小）処理を行って設計基準
（寸法基準）の異なる半導体集積回路装置のマスクパタ
ーンを作成する方法に係り、特に階層構造を有するLSI
マスクパターンデータから設計基準の小さなLSI用のマ
スクパターンデータを得る方法に関するものである。
近年の半導体製造技術の進歩に伴って半導体集積回路装
置の各部の寸法の縮小化が図られ、その集積度はますま
す高くなる傾向にある。すなわち、次第に設計基準の小
さな半導体集積回路装置を製造することとなるが、この
ように設計の基準を変更して半導体集積回路装置のマス
クパターンを作成する場合には、既存の半導体集積回路
装置のマスクパターンにコンパクション処理を施して縮
小化されたマスクパターンを得る方法がある。
置の各部の寸法の縮小化が図られ、その集積度はますま
す高くなる傾向にある。すなわち、次第に設計基準の小
さな半導体集積回路装置を製造することとなるが、この
ように設計の基準を変更して半導体集積回路装置のマス
クパターンを作成する場合には、既存の半導体集積回路
装置のマスクパターンにコンパクション処理を施して縮
小化されたマスクパターンを得る方法がある。
このようにコンパクション処理を施して例えばLSIのマ
スクパターンを作成する従来のマスクパターンレイアウ
トシステムを第８図に示す。中央演算処理装置（以下、
CPUとする）（１）に、LSIマスクパターンを表示するた
めのグラフィックディスプレイ装置（２）、各種の命令
を入力するためのキーボード装置（３）及びLSIマスク
パターンデータを格納するための磁気ディスク装置
（４）がそれぞれ接続されている。
スクパターンを作成する従来のマスクパターンレイアウ
トシステムを第８図に示す。中央演算処理装置（以下、
CPUとする）（１）に、LSIマスクパターンを表示するた
めのグラフィックディスプレイ装置（２）、各種の命令
を入力するためのキーボード装置（３）及びLSIマスク
パターンデータを格納するための磁気ディスク装置
（４）がそれぞれ接続されている。
LSIマスクパターンは通常全体のパターンをいくつかの
まとまった単位毎に区切って設計される。従って、LSI
マスクパターンデータは、例えば第９図に示すように、
下位セル（５）〜（７）と、これら下位セル（５）〜
（７）の相互間の配線領域（８）を有する上位セル
（９）とを備えた階層構造をなしている。このような階
層構造を有する既存のあるいは既に設計されているLSI
マスクパターンデータが磁気ディスク装置（４）内に格
納されている。
まとまった単位毎に区切って設計される。従って、LSI
マスクパターンデータは、例えば第９図に示すように、
下位セル（５）〜（７）と、これら下位セル（５）〜
（７）の相互間の配線領域（８）を有する上位セル
（９）とを備えた階層構造をなしている。このような階
層構造を有する既存のあるいは既に設計されているLSI
マスクパターンデータが磁気ディスク装置（４）内に格
納されている。
ここで、第10図のフローチャートを参照して従来のマス
クパターンレイアウトシステムの動作を説明する。ま
ず、ステップ10において、磁気ディスク装置（４）に格
納されている既設計LSIマスクパターンデータがCPU
（１）により読み出され、このデータにより既設計LSI
マスクパターンがグラフィックディスプレイ装置（２）
に表示される。次に、ステップ11において、LSIマスク
パターンデータの階層構造を展開する命令がキーボード
装置（３）から入力され、ステップ12でCPU（１）によ
り既設計LSIマスクパターンデータは階層のない一平面
上のパターンデータに展開される。
クパターンレイアウトシステムの動作を説明する。ま
ず、ステップ10において、磁気ディスク装置（４）に格
納されている既設計LSIマスクパターンデータがCPU
（１）により読み出され、このデータにより既設計LSI
マスクパターンがグラフィックディスプレイ装置（２）
に表示される。次に、ステップ11において、LSIマスク
パターンデータの階層構造を展開する命令がキーボード
装置（３）から入力され、ステップ12でCPU（１）によ
り既設計LSIマスクパターンデータは階層のない一平面
上のパターンデータに展開される。
さらに、ステップ13において、LSIマスクパターンの寸
法を新しい設計基準に合わせるためのコンパクション命
令がキーボード装置（３）から入力され、階層のなくな
った平坦な既設計LSIマスクパターンデータはステップ1
4でCPU（１）によりコンパクション処理を受ける。
法を新しい設計基準に合わせるためのコンパクション命
令がキーボード装置（３）から入力され、階層のなくな
った平坦な既設計LSIマスクパターンデータはステップ1
4でCPU（１）によりコンパクション処理を受ける。
このようにしてコンパクション処理が施された新しいLS
IマスクパターンデータがCPU（１）によって磁気ディス
ク装置（４）に格納される一方、そのマスクパターンが
グラフィックディスプレイ装置（２）に表示される。
IマスクパターンデータがCPU（１）によって磁気ディス
ク装置（４）に格納される一方、そのマスクパターンが
グラフィックディスプレイ装置（２）に表示される。
しかしながら、従来のマスクパターンレイアウトシステ
ムでは、既設計LSIマスクパターンデータの階層構造を
展開して一平面上のパターンデータとした状態でコンパ
クション処理を施すため、コンパクション処理で取り扱
うデータ量が膨大なものとなり、処理に多大の時間を要
するという問題点があった。
ムでは、既設計LSIマスクパターンデータの階層構造を
展開して一平面上のパターンデータとした状態でコンパ
クション処理を施すため、コンパクション処理で取り扱
うデータ量が膨大なものとなり、処理に多大の時間を要
するという問題点があった。
この発明はこのような問題点を解消するためになされた
もので、取り扱うデータ量を削減し、短時間で半導体集
積回路装置のマスクパターンのコンパクション処理を行
うことのできる方法を得ることを目的とする。
もので、取り扱うデータ量を削減し、短時間で半導体集
積回路装置のマスクパターンのコンパクション処理を行
うことのできる方法を得ることを目的とする。
この発明に係る半導体集積回路装置のマスクパターンの
コンパクション処理方法は、最下位セルから最上位セル
までの階層構造を有する半導体集積回路装置のマスクパ
ターンデータにコンパクション処理を施す方法であっ
て、前記マスクパターンデータから各階層毎にセル間の
接続情報を抽出し、抽出された前記セル間の接続情報に
基づいて各階層の前記セル間の接続を保持しながら前記
最下位セルから前記最上位セルまで順次各階層毎にコン
パクション処理を施す方法である。
コンパクション処理方法は、最下位セルから最上位セル
までの階層構造を有する半導体集積回路装置のマスクパ
ターンデータにコンパクション処理を施す方法であっ
て、前記マスクパターンデータから各階層毎にセル間の
接続情報を抽出し、抽出された前記セル間の接続情報に
基づいて各階層の前記セル間の接続を保持しながら前記
最下位セルから前記最上位セルまで順次各階層毎にコン
パクション処理を施す方法である。
この発明においては、マスクパターンデータから各階層
毎にセル間の接続情報が抽出され、階層構造を保持した
まま最下位セルから最上位セルまで順次コンパクション
処理が行なわれる。
毎にセル間の接続情報が抽出され、階層構造を保持した
まま最下位セルから最上位セルまで順次コンパクション
処理が行なわれる。
以下、この発明の実施例を添付図面に基づいて説明す
る。
る。
第１図はこの発明の方法を実施するためのシステムの一
例として示されたLSIマスクパターンレイアウトシステ
ムのブロック図である。このシステムはCPU（１）を有
しており、このCPU（１）に、LSIマスクパターンを表示
するためのグラフィックディスプレイ装置（２）、各種
の命令を入力するためのキーボード装置（３）及び予め
設計済みのLSIマスクパターンデータと新しい設計基準
とが格納されている磁気ディスク装置（４）がそれぞれ
接続されている。
例として示されたLSIマスクパターンレイアウトシステ
ムのブロック図である。このシステムはCPU（１）を有
しており、このCPU（１）に、LSIマスクパターンを表示
するためのグラフィックディスプレイ装置（２）、各種
の命令を入力するためのキーボード装置（３）及び予め
設計済みのLSIマスクパターンデータと新しい設計基準
とが格納されている磁気ディスク装置（４）がそれぞれ
接続されている。
磁気ディスク装置（４）に格納されているLSIマスクパ
ターンデータは、例えば第３図に示すようなLSIマスク
パターン（30）を表すもので、第4A〜4D図にそれぞれ示
す下位セル（31）〜（34）と、第５図に示すようにこれ
らの下位セル（31）〜（34）の相互間の配線領域を備え
た上位セル（35）とからなる二層の階層構造を有してい
る。尚、第4A図において下位セル（31）は、それぞれAl
からなる電源配線（41）、接地配線（42）及び出力線
（43）とポリシリコンからなる入力線（44）を有し、二
つのトランジスタから形成されたインバータ回路を構成
している。また、（45）は拡散層を、（46）はコンタク
トホールをそれぞれ示している。他の下位セル（32）〜
（34）もこの下位セル（31）と同様の構造を有してい
る。すなわち、第３図のLSIマスクパターン（30）は四
つのインバータ回路の組み合わせを示している。
ターンデータは、例えば第３図に示すようなLSIマスク
パターン（30）を表すもので、第4A〜4D図にそれぞれ示
す下位セル（31）〜（34）と、第５図に示すようにこれ
らの下位セル（31）〜（34）の相互間の配線領域を備え
た上位セル（35）とからなる二層の階層構造を有してい
る。尚、第4A図において下位セル（31）は、それぞれAl
からなる電源配線（41）、接地配線（42）及び出力線
（43）とポリシリコンからなる入力線（44）を有し、二
つのトランジスタから形成されたインバータ回路を構成
している。また、（45）は拡散層を、（46）はコンタク
トホールをそれぞれ示している。他の下位セル（32）〜
（34）もこの下位セル（31）と同様の構造を有してい
る。すなわち、第３図のLSIマスクパターン（30）は四
つのインバータ回路の組み合わせを示している。
また、第１図において、キーボード装置（３）及び磁気
ディスク装置（４）に、階層構造のLSIマスクパターン
データからセル間の接続情報を抽出すると共に各セルの
コンパクション処理を行う専用演算処理装置（15）が接
続されている。
ディスク装置（４）に、階層構造のLSIマスクパターン
データからセル間の接続情報を抽出すると共に各セルの
コンパクション処理を行う専用演算処理装置（15）が接
続されている。
次に、第２図のフローチャートを参照してこのLSIマス
クパターンレイアウトシステムの動作を説明する。
クパターンレイアウトシステムの動作を説明する。
まず、ステップ20において、磁気ディスク装置（４）に
格納されている既設計LSIマスクパターンデータがCPU
（１）により読み出され、このデータを用いて第３図に
示すLSIマスクパターン（30）がグラフィックディスプ
レイ装置（２）に表示される。
格納されている既設計LSIマスクパターンデータがCPU
（１）により読み出され、このデータを用いて第３図に
示すLSIマスクパターン（30）がグラフィックディスプ
レイ装置（２）に表示される。
次に、ステップ21において、LSIマスクパターンデータ
から各セル間の接続情報を抽出する命令がキーボード装
置（３）から入力され、ステップ22で専用演算処理装置
（15）により各階層毎にセル間の接続情報が抽出され
る。このセル間の接続情報は、その階層の各セルの端子
の位置と、一階層上位のセルの端子の位置及び配線状態
を調べることにより得られる。ここで、例えば第4A図の
下位セル（31）について接続情報を調べてみる。まず、
この下位セル（31）を第５図に示した一階層上位の上位
セル（35）と対応させると、下位セル（31）の三つの端
子（31a）〜（31c）はそれぞれ上位セル（35）の配線
（51）〜（53）の一端に接続されていることがわかる。
そこで、上位セル（35）のこれらの配線（51）〜（53）
の他端が接続されている他の下位セル（32）〜（34）の
端子を探すと、配線（51）〜（53）の他端はそれぞれ下
位セル（34）の端子（34a）〜（34c）に接続されてい
る。従って、下位セル（31）について次の三つの接続情
報が得られる。
から各セル間の接続情報を抽出する命令がキーボード装
置（３）から入力され、ステップ22で専用演算処理装置
（15）により各階層毎にセル間の接続情報が抽出され
る。このセル間の接続情報は、その階層の各セルの端子
の位置と、一階層上位のセルの端子の位置及び配線状態
を調べることにより得られる。ここで、例えば第4A図の
下位セル（31）について接続情報を調べてみる。まず、
この下位セル（31）を第５図に示した一階層上位の上位
セル（35）と対応させると、下位セル（31）の三つの端
子（31a）〜（31c）はそれぞれ上位セル（35）の配線
（51）〜（53）の一端に接続されていることがわかる。
そこで、上位セル（35）のこれらの配線（51）〜（53）
の他端が接続されている他の下位セル（32）〜（34）の
端子を探すと、配線（51）〜（53）の他端はそれぞれ下
位セル（34）の端子（34a）〜（34c）に接続されてい
る。従って、下位セル（31）について次の三つの接続情
報が得られる。
セル（31）端子（31a）…セル（34）端子（34a） セル（31）端子（31b）…セル（34）端子（34b） セル（31）端子（31c）…セル（34）端子（34c） 同様にして、他の下位セル（32）〜（34）についても調
べると、 セル（32）端子（32a）…セル（34）端子（34c） セル（32）端子（32b）…セル（33）端子（33a） セル（32）端子（32c）…セル（33）端子（33b） セル（33）端子（33c）…セル（34）端子（34d） という接続情報が得られる。
べると、 セル（32）端子（32a）…セル（34）端子（34c） セル（32）端子（32b）…セル（33）端子（33a） セル（32）端子（32c）…セル（33）端子（33b） セル（33）端子（33c）…セル（34）端子（34d） という接続情報が得られる。
このようにしてセル間の接続情報が抽出されると、第２
図のステップ23において、LSIマスクパターンの寸法を
磁気ディスク装置（４）に格納されている新しい設計基
準に合わせるためのコンパクション命令がキーボード装
置（３）から入力される。これにより、専用演算処理装
置（15）によって各階層毎に順次コンパクション処理が
行なわれる。
図のステップ23において、LSIマスクパターンの寸法を
磁気ディスク装置（４）に格納されている新しい設計基
準に合わせるためのコンパクション命令がキーボード装
置（３）から入力される。これにより、専用演算処理装
置（15）によって各階層毎に順次コンパクション処理が
行なわれる。
まず、ステップ24において、下位セル（31）〜（34）の
コンパクション処理がセル毎に行なわれる。例えば第６
図に示すように、新しい設計基準に合うように下位セル
（31）が所定の縮小率でコンパクション処理され、新た
な下位セル（61）となる。同様にして他の下位セル（3
2）〜（34）もそれぞれの縮小率でコンパクション処理
され、新たな下位セルとなる。
コンパクション処理がセル毎に行なわれる。例えば第６
図に示すように、新しい設計基準に合うように下位セル
（31）が所定の縮小率でコンパクション処理され、新た
な下位セル（61）となる。同様にして他の下位セル（3
2）〜（34）もそれぞれの縮小率でコンパクション処理
され、新たな下位セルとなる。
その後、ステップ25で一階層上位のセルにコンパクショ
ン処理が施される。すなわち、新しい設計基準に合うよ
うに上位セル（35）がコンパクション処理される。この
とき、ステップ22で既に抽出されている各セル間の接続
情報に基づき、コンパクション処理前の下位セル間の接
続が保持されるように上位セル（35）のコンパクション
処理が行なわれる。
ン処理が施される。すなわち、新しい設計基準に合うよ
うに上位セル（35）がコンパクション処理される。この
とき、ステップ22で既に抽出されている各セル間の接続
情報に基づき、コンパクション処理前の下位セル間の接
続が保持されるように上位セル（35）のコンパクション
処理が行なわれる。
このようにしてそれぞれコンパクション処理が施された
各セルからなる新しいLSIマスクパターンデータが専用
演算処理装置（15）によって磁気ディスク装置（４）に
格納される。このLSIマスクパターンデータはCPU（１）
に読み出され、このデータを用いて第７図に示すような
新しいLSIマスクパターン（60）がグラフィックディス
プレイ装置（２）に表示される。この図において、（6
2）〜（64）はそれぞれ下位セル（32）〜（34）がコン
パクション処理されて得られた新たな下位セルを示し、
（65）は上位セル（35）がコンパクション処理されて得
られた新たな上位セルを示している。
各セルからなる新しいLSIマスクパターンデータが専用
演算処理装置（15）によって磁気ディスク装置（４）に
格納される。このLSIマスクパターンデータはCPU（１）
に読み出され、このデータを用いて第７図に示すような
新しいLSIマスクパターン（60）がグラフィックディス
プレイ装置（２）に表示される。この図において、（6
2）〜（64）はそれぞれ下位セル（32）〜（34）がコン
パクション処理されて得られた新たな下位セルを示し、
（65）は上位セル（35）がコンパクション処理されて得
られた新たな上位セルを示している。
以上のようにして、階層構造を保持したままLSIマスク
パターンデータにコンパクション処理を施すことができ
る。このため、コンパクション処理で取り扱うデータ量
が削減され、短時間で新しい設計基準に合ったLSIマス
クパターンデータを得ることが可能となる。
パターンデータにコンパクション処理を施すことができ
る。このため、コンパクション処理で取り扱うデータ量
が削減され、短時間で新しい設計基準に合ったLSIマス
クパターンデータを得ることが可能となる。
尚、上記の実施例では、二層の階層構造を有するマスク
パターンデータの処理を行ったが、より多層の階層構造
であってもよい。この場合、第２図のステップ25におけ
るコンパクション処理が最上位の階層に至るまで各階層
毎に行なわれる。
パターンデータの処理を行ったが、より多層の階層構造
であってもよい。この場合、第２図のステップ25におけ
るコンパクション処理が最上位の階層に至るまで各階層
毎に行なわれる。
また、上記の実施例では、各セル間の接続情報の抽出及
びコンパクション処理を専用演算処理装置（15）に行わ
せたが、これらの処理をCPU（１）で行うように構成す
ることもできる。この場合、専用演算処理装置（15）は
不要となる。
びコンパクション処理を専用演算処理装置（15）に行わ
せたが、これらの処理をCPU（１）で行うように構成す
ることもできる。この場合、専用演算処理装置（15）は
不要となる。
さらに、上記の実施例ではインバータ回路のパターンを
扱ったが、これに限るものでないことは言うまでもな
い。また、この発明はLSIのパターンに限らず、他の半
導体集積回路装置のパターンにも適用される。
扱ったが、これに限るものでないことは言うまでもな
い。また、この発明はLSIのパターンに限らず、他の半
導体集積回路装置のパターンにも適用される。
以上説明したようにこの発明によれば、最下位セルから
最上位セルまでの階層構造を有する半導体集積回路装置
のマスクパターンデータから各階層毎にセル間の接続情
報を抽出し、抽出されたセル間の接続情報に基づいて各
階層のセル間の接続を保持しながら最下位セルから最上
位セルまで順次各階層毎にコンパクション処理を施すの
で、取り扱うデータ量が削減され、短時間でマスクパタ
ーンのコンパクション処理を行うことが可能となる。
最上位セルまでの階層構造を有する半導体集積回路装置
のマスクパターンデータから各階層毎にセル間の接続情
報を抽出し、抽出されたセル間の接続情報に基づいて各
階層のセル間の接続を保持しながら最下位セルから最上
位セルまで順次各階層毎にコンパクション処理を施すの
で、取り扱うデータ量が削減され、短時間でマスクパタ
ーンのコンパクション処理を行うことが可能となる。
第１図はこの発明の方法を実施するためのシステムの一
例として示されたLSIマスクパターンレイアウトシステ
ムのブロック図、第２図は第１図のシステムの動作を示
すフローチャート図、第３図はLSIマスクパターンの一
例を示す平面図、第4A〜4D図はそれぞれ下位セルを示す
平面図、第５図は上位セルを示す平面図、第６図はコン
パクション処理された下位セルを示す平面図、第７図は
コンパクション処理されたLSIマスクパターンを示す平
面図、第８図は従来のLSIマスクパターンレイアウトシ
ステムのブロック図、第９図は一般的なLSIマスクパタ
ーンデータの階層構造を示す概略図、第10図は第８図の
システムの動作を示すフローチャート図である。 図において、（１）はCPU、（２）はグラフィックディ
スプレイ装置、（３）はキーボード装置、（４）は磁気
ディスク装置、（15）は専用演算処理装置、（30）はLS
Iマスクパターン、（31）〜（34）はそれぞれ下位セ
ル、（35）は上位セルである。 なお、各図中同一符号は同一または相当部分を示す。
例として示されたLSIマスクパターンレイアウトシステ
ムのブロック図、第２図は第１図のシステムの動作を示
すフローチャート図、第３図はLSIマスクパターンの一
例を示す平面図、第4A〜4D図はそれぞれ下位セルを示す
平面図、第５図は上位セルを示す平面図、第６図はコン
パクション処理された下位セルを示す平面図、第７図は
コンパクション処理されたLSIマスクパターンを示す平
面図、第８図は従来のLSIマスクパターンレイアウトシ
ステムのブロック図、第９図は一般的なLSIマスクパタ
ーンデータの階層構造を示す概略図、第10図は第８図の
システムの動作を示すフローチャート図である。 図において、（１）はCPU、（２）はグラフィックディ
スプレイ装置、（３）はキーボード装置、（４）は磁気
ディスク装置、（15）は専用演算処理装置、（30）はLS
Iマスクパターン、（31）〜（34）はそれぞれ下位セ
ル、（35）は上位セルである。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】最下位セルから最上位セルまでの階層構造
を有する半導体集積回路装置のマスクパターンデータに
コンパクション処理を施す方法であって、 前記マスクパターンデータから各階層毎にセル間の接続
情報を抽出し、 抽出された前記セル間の接続情報に基づいて各階層の前
記セル間の接続を保持しながら前記最下位セルから前記
最上位セルまで順次各階層毎にコンパクション処理を施
す ことを特徴とする半導体集積回路装置のマスクパターン
のコンパクション処理方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63268121A JPH0731695B2 (ja) | 1988-10-26 | 1988-10-26 | 半導体集積回路装置のマスクパターンのコンパクション処理方法 |
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