JPH07147324A - Ｃａｄ装置による自動配置配線処理方法 - Google Patents

Abstract

(57)【要約】 【目的】 セルベース方式ＬＳＩの階層レイアウト設計
を行うためのＣＡＤ装置による自動配置配線処理方法に
於て、迂回配線を削減する。 【構成】 従来法によってフロアプランと自動配置配線
処理を実行後、全てのセル位置に対して暫定配線処理を
実行し、その結果からブロック上の端子位置を決め直
し、再度各ブロックに対して自動配線処理を実行する。 【効果】 チップ面積の小型化。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、セルベース方式ＬＳＩ
の階層レイアウト設計を行うためのＣＡＤ装置による自
動配置配線処理方法に関するものである。

【０００２】

【従来の技術】近時、ＬＳＩの設計にＣＡＤが利用され
ており、特に、レイアウト設計に於ける自動化が進んで
いる。この自動レイアウト設計は、主に機能セル群の自
動配置処理と、機能セル上の端子間の結線を行う自動配
線処理とからなっている。

【０００３】大規模データのレイアウト設計に於ては、
データを部分回路（ブロック）に分割し、階層的なデー
タ構造に書き換え、各階層レベル毎にレイアウトを行う
階層レイアウト設計が主流となっている。ここで異なる
階層にあるセル間の配線処理は、中継のための端子をブ
ロックの枠上に設け、セル上の端子とブロック上の端子
とを階層毎に結線し、全階層に於てこの処理を行うこと
により、配線を完了させるという手法が採られている。

【０００４】階層レイアウト設計の処理手順は、階層構
造を持つレイアウトデータを生成後、各ブロックの面積
推定とブロックの配置及びブロック上の端子位置の設定
処理とをトップダウン（階層の上位レベルから下位レベ
ルに向けて）に行い（フロアプラン処理）、その後、ブ
ロック内の自動配置配線処理をボトムアップ（階層の下
位レベルから上位レベルに向けて）に行っていく。

【０００５】図５は、階層設計のレイアウトの概念図で
ある。各矩形部分Ａ〜Ｊは、ブロック（またはセル）を
表している。各ブロック上には中継端子が追加され、各
階層レベルで配線に利用される。図６は、このレイアウ
トに対する階層ツリーを示している。

【０００６】

【発明が解決しようとする課題】従来、フロアプラン処
理でのブロック上の端子位置は、その階層でのブロック
の相対位置に基づいて設定されていた。そしてそのブロ
ック内の自動配置では、そのブロック上の端子位置を考
慮して行われる。しかしながら、そのブロック内の自動
配置の結果は、そのブロック上の端子に結線される端子
を有するセルが、そのブロック上の端子の近くに配置さ
れる保証はない。そのため、全階層の配線の終了後、ブ
ロック上の端子を通過するネットが迂回して配線される
ことがあった。

【０００７】本発明は、このような従来技術の不都合を
改善するべく案出されたものであり、その主な目的は、
迂回配線を削減することのできるＣＡＤ装置による自動
配置配線処理方法を提供することにある。

【０００８】

【課題を解決するための手段】このような目的は、本発
明によれば、セルベース方式ＬＳＩの階層レイアウト設
計を行うためのＣＡＤ装置による自動配置配線処理方法
であって、階層構造を持つレイアウトデータを生成後、
各ブロックの面積推定と各ブロックの配置及び各ブロッ
ク上の端子位置の設定処理を階層の上位レベルから下位
レベルに向けて行った後、各ブロック内の自動配置配線
処理を階層の下位レベルから上位レベルに向けて行う過
程と、最上位レベルの階層の座標系での全てのセルの位
置を計算し、全てのセルを１階層に展開したデータを生
成し、そのデータに対して自動配線処理で用いられてい
るネットの経路決定を行って暫定配線処理を実行する過
程と、前記データに元のブロックの枠データを重ね合わ
せてネット経路が交差する位置を抽出し、元のデータの
ブロック上の端子を消去した上で新たな端子を抽出した
位置に生成する過程と、階層の下位レベルから上位レベ
ルに向けて自動配線処理を各階層で実行する過程とから
なることを特徴とするレイアウト設計用ＣＡＤ装置によ
る自動配置配線処理方法を提供することによって達成さ
れる。

【０００９】

【作用】従来法を用いて自動配置配線を実行した後、全
体のセル位置を考慮して暫定配線を実行することによっ
てブロック上の端子位置を決め直すことにより、異なる
階層間の配線の迂回を少なくすることができる。

【００１０】

【実施例】以下に添付の図面に示された実施例を参照し
て本発明について詳細に説明する。

【００１１】図１は、従来法に於ける２つのブロック１
・２のフロアプラン結果例である。この段階では、ブロ
ック内のレイアウトは完了していないため、内部のセル
数などからブロック面積が見積られ、各ブロックの面積
や結線要求からブロックの形状と相対位置が決められる
と共に、ブロック上の端子１ａ〜１ｇ、２ａ〜２ｇの位
置が決められる。なお、図１中の破線は結線要求を表し
ている。

【００１２】さて、このままで配線を実行すると、ここ
での配線は、上記フロアプランで決められたブロックの
枠形状と端子の位置とを考慮して実行されるが、全ての
ネットの配線長が最短になるような最適なレイアウトが
得られるとは限らない。そのため、場合によっては、図
２に示すように、配線が迂回したネットが生じることが
ある。ここでは、ブロック１のセル１３からブロック２
のセル２４へ結線を行うための配線が、端子１ｆから端
子２ａを経由して行われているが、これは最短経路では
ない。

【００１３】そこで図３に示すように、全体のセル位置
を考慮して暫定配線処理を行う。その後、図４に示すよ
うに、暫定設定された配線位置に基づいてブロック上の
端子位置を新たに決定する。そしてブロック１のセル１
３から出た配線をブロック１の端子１ｄに結線し、かつ
ブロック２の端子２ｃを経てブロック２のセル２４に結
線することにより、両セル１３・２４間が最短距離で結
ばれることとなる。

【００１４】

【発明の効果】以上説明したように、本発明によれば、
異なる階層間の配線の迂回を少なくすることができるた
め、チップ面積を小さくすることができる。

【図面の簡単な説明】

【図１】フロアプラン結果の一例を示す説明図。

【図２】従来法による配線結果を示す説明図。

【図３】最短経路での暫定配線を示す説明図。

【図４】最短経路に再配線された状態を示す説明図。

【図５】階層設計レイアウトの概念図。

【図６】階層設計レイアウトの階層ツリー図。

【符号の説明】

１・２ ブロック １ａ〜１ｇ・２ａ〜２ｇ 端子 １１〜１４・２１〜２４ セル Ａ〜Ｊ ブロック

Claims (1)

【特許請求の範囲】
1. 【請求項１】 セルベース方式ＬＳＩの階層レイアウト
   設計を行うためのＣＡＤ装置による自動配置配線処理方
   法であって、 階層構造を持つレイアウトデータを生成後、各ブロック
   の面積推定と各ブロックの配置及び各ブロック上の端子
   位置の設定処理を階層の上位レベルから下位レベルに向
   けて行った後、各ブロック内の自動配置配線処理を階層
   の下位レベルから上位レベルに向けて行う過程と、 最上位レベルの階層の座標系での全てのセルの位置を計
   算し、全てのセルを１階層に展開したデータを生成し、
   そのデータに対して自動配線処理で用いられているネッ
   トの経路決定を行って暫定配線処理を実行する過程と、 前記データに元のブロックの枠データを重ね合わせてネ
   ット経路が交差する位置を抽出し、元のデータのブロッ
   ク上の端子を消去した上で新たな端子を抽出した位置に
   生成する過程と、 階層の下位レベルから上位レベルに向けて自動配線処理
   を各階層で再度実行する過程とからなることを特徴とす
   るレイアウト設計用ＣＡＤ装置による自動配置配線処理
   方法。