JPH0329343A - 半導体集積回路の配線方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路の配線ｈ法に係り、特に大規模
集積回路をレイアウトするための半導体集積回路の配線
方法に関する。

大規模集積回路（ＬＳＩ）のレイアウトでは、ライブラ
リに準備されている論理機能単位を用いて記述された論
理回路図及びチップの形状が与えられたとき、ライブラ
リにある配線に関する情報を用いてチップ全体の配線に
関するアートワークデータを作成する。

このアートワークデータの幻成は、通常、ＣＡＤ〈コン
ピュータ・エイアッド・デザイン〉による自動レイアウ
トシステムで行なわれ、短期間で誤りなく行なわれる。

このような自動レイアウトシステムにおいて、ＬＳＩは
近年、チップの大規模化，高密度化が益々要求されるよ
うになってきており、より一層自動配線密度の向上が望
まれている。

〔従来の技術〕

従来のＬＳＩのレイアウト設計における詳細配線では、
・線分探索法．迷路法あるいはチャネル配線法などを用
いて、配線を行ない、異なる配線層を接続する場所には
ビア（ＶＩＡ：コンタクトホ−ル）を置く。

第５図はこの従来方法による配線の一例を示す。

ｒ８Ｉ図中、１１．１４は第１Ｗ！Ｊの配線，１２．１
５は第２層の配線を示す。配線１１と１２を接続するた
めのビア１３が配線１１と１２が重なる部分に配置され
、同様に配線１４と１５を接続するためのピア１６が配
線１４と１５が重なる部分に配置される。

ここで、ビア１３と１６との間隔１７の最小｛直が予め
定められているので、従来はこのビア間隔の制限を守る
ように配線を行ｉつでいる。

同様に配Ｉ！１１と１４との間のライン間隔１８，配＃
！１２と１５との間のライン間隔も最小給が定められて
いるが、ライン間隔１８よりもビア間間隔１７の方が大
なる値であるから、配線密度はビア間間隔１７によって
制限される。

そこで従来はピアの形状を四角形でなく、ビア１３，１
６に示すように、四角形の四隅の角を落としたような形
状とし、多少なりとも自動配置配ａ密度を高めている。

〔発明が解決しようとする課題〕

しかるに、従来方法においてはビア１３の中心点０＋．
ビ７１６の中心点０２は、各々接続すべき配線１１と１
２、配Ｉａ１４と１５の各中心線の交点と一致するよう
に配置するため、自動配置配線密度は上記のビア１３，
１６の形状の変更によって若干高密度になるものの、基
本的にはビア間間隔の最小値はそれほど小にはならず、
自動配置配線密度の向上が不→分であった。

本発明は上記の点に鑑みてなされたものであり、より高
密度な配線を行なう半導体集積回路の配線方法を提供す
ることを目的とする。

（課題を解決するための丁段） 第１図は本発明の原理説明用フＯ−チャートを示す。同
図中、まずステップ１０１で配置，配線データの読込み
を行ない、続くステップ１０２で配線状態を認識する。

次に上記の配線状態の各ビアの原点をａＸし（ステップ
１０３）　、各ビアの周囲のビアとの相対位画閏係に基
づき、予め用意した原点付置の異なる複数のビアから選
択したーのビ７に変史し（ステップ１０４）　、その変
更後のビアを、互いに異なる層の第１の配線と第２の配
線の各中心線の交点位置に原点を一致させて配置する（
ステップ１０５〉。

〔作用〕

本発明では予め第２図に示す如く原点の異なる複数のビ
アが用意されている。第２図（Ａ）〜（Ｆ）中、Ｘ印が
原点位直を示しており、各ビ７は同図（Ａ）が中心（真
中），同図（Ｂ）が中上．同図（Ｃ）が左上，同図（Ｄ
）が右上．同図（Ｅ）が右中．同図（Ｆ）は左下に各々
原点がある。

すなわち、各ビアは形状は同一であり、原点が異なるだ
けである。ここで、原点は第１層の配線の中心線と第２
層の第２の配線の中心線との交点《厳密には層が異なる
から交点は生じないが、本明ｍ書にいう交点は、平面図
でみたときに交差する点をいうものとする〉と一致させ
て配置されるビア内の付置をいうものとする。なお、第
２図（Ａ）〜（Ｆ）以外にも、中下．左中．右下に夫々
原点があるピアもあるが、第２図では図示を省略してあ
る。

前記したスアップ１０４で配線されたパターン中の各ビ
アが隣接する場合、ライン間間隔ができるだけ小なるよ
うに、原点が最適なビアに変史され、ステップ１０５で
その変更後のビアが配置される。

従って、本発明ではライン間間隔を小にすることができ
る。

〔実施例〕

第３図は本発明方法による配線の一実施例を示す図、第
４図はＬＳＩ設割の一般的説明図を示す．ここで、まず
ＬＳＩ設計の一般的な処理の流れ（配線アルゴリズム）
について第４図と共に説明するに、まずチップを複数の
縦型領域（クラスタ〉に分割し、クラスタ内のセルや機
能ブロックの詳細位置を決める（ステップ１１１）。

続いてグローバル配線と詳細配線を順次自動ＣＡＤシス
テムで行ない（ステップ１１２）　、ｌ．，，かる後に
配ＩＱ領域を圧縮するコンパクションを行なう（ステッ
プ１１３）。このコンパクションにより配線密度を向上
するのであるが、本発明はこの」ンパクションの一手法
であって、ビアの原点を選択することにより、ライン間
間隔を縮小する。

上記のコンパクションが終了すると、｛ｑられた配首．
配線データに基づいてＬＳＩマスクパターンを作成する
（ステップ１１４）。

次に上記のコンパクションにおける本発明の一実施例に
ついて説明する。第１図に示したステップ１０１の配置
，配線データ読込み後、ステップ１０２で配線状態を認
識するが、このとき配線状態が第３図（Ａ）に示す如き
ものであるものとする。

この配線状態は現在ある資産を用いて自ｅ　Ｃ　Ａ　Ｄ
システムで得られたものである。

第３図（Ａ）において、２１は第１層の配線，２２は第
２層の配線で、これらの各中心線の交点０３に原点をも
つビア２３が配置されている。また、２４は第１層の配
線で、配線２１と平行に配四されている。２５は第２層
の配線で、配線２５と同一延長線上に配置されている。

また、２６はビアで、配線２４と２５の各中心線の交点
０４に原点が一致するように配置されている。

ここで、ピア２３及び２６は第２図（Ａ）に示した原点
が中心にある従来のビアであり、よってビア２３と２６
とのビア間間隔２７は配ＩＩＩＡ２１及び２４との間の
ライン間間隔２８に比べて小となる。配線処理において
は、このビア間間隔２７の最小値が決められており、そ
の最小値より小にならないようにピア２３及び２６が配
置される。

本発明では前記したようにこのピ７２３．２６の原点を
認識し、ビ７２３．２６を、ライン間間隔２８が小とな
るようなビアに変更する。ここでは、ビア２３及び２６
は夫々配線２１と２２．配線２４と２５で囲まれた方へ
移動するため、第３図（Ｂ）に示す如く前記ビア２３を
右下に原点をもつピア３０に変更し、前記ピ７２６を右
上に原点をもつビア３１に変更する。

これにより、配線２１の配線２４側の側祿部２１ａとビ
ア３０の側縁部とが略一致し、また配線２４の配線２１
Ｎの側縁部２４ａとビア３１の側縁部とが略一致する。

従って、第３図（Ｂ）に３２で示すように、配線２１と
２４との間のライン間間隔をビア間間隔２７に略等しい
埴にまで狭めることができる。

なお、本発明は自動配線が終了した後コンパクションを
実行する時に実施するとより効果が人であるが、自動配
線．特にチャネルルーターで本発明方法を用いても所用
の効果は得られる，，また、原点の異なる複数のビアを
すべての秤類について記憶装置に記憶すると記憶容足不
足になるような場合は、基本的ないくつかのビアだけを
記憶し、記憶しておいたビアを読み出して必要に応じて
回転などの形状処浬を行なうことにより所望の原点をも
つビアを得るように構成してもよい。

〔発明の効果〕

上述の如く、本発明によれば、原点が＋Ａなる複数のピ
アを適宜選択してライン間間隔をビ７間問隔に略等しい
値まで狭めることができるため、従来に比しより高密度
な配線を行なうことができ、また現在ある資産を無駄に
することなく容易に自動ＣＡＤシステムに本発明を付加
することができる等の特長を有するものである。

を示す。

Claims (1)

1. 【特許請求の範囲】 配置、配線データを読込んで配線状態を認識し（１０１
   、１０２）、 該配線状態から互いに異なる配線層を接続するためのビ
   アの原点を認識し（１０３）、 該原点が認識された各ビアをその周辺のビアとの相対位
   置関係に基づき、予め用意した原点位置の異なる複数の
   ビアの中から選択した一のビアに変更し（１０４）、 その変更後のビアを互いに異なる層の第１の配線と第２
   の配線の各中心線の交点位置に原点を一致させて配置す
   る（１０５）ことを特徴とする半導体集積回路の配線方
   法。