JP2521041B2 - 集積回路における配線方法 - Google Patents
集積回路における配線方法Info
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- JP2521041B2 JP2521041B2 JP60260489A JP26048985A JP2521041B2 JP 2521041 B2 JP2521041 B2 JP 2521041B2 JP 60260489 A JP60260489 A JP 60260489A JP 26048985 A JP26048985 A JP 26048985A JP 2521041 B2 JP2521041 B2 JP 2521041B2
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Description
【発明の詳細な説明】 〔概要〕 電流値に応じた配線パターンの幅つけを行なう集積回
路における配線方法であり、LSIチップ内の電源線を含
む配線を可能とする。本発明において集積回路における
配線方法とは、人手ではなく、コンピュータを使用して
作業する配線方法を意味する。
路における配線方法であり、LSIチップ内の電源線を含
む配線を可能とする。本発明において集積回路における
配線方法とは、人手ではなく、コンピュータを使用して
作業する配線方法を意味する。
本発明は集積回路における配線方法に係り、特に半導
体チップ内の電源線の幅を適切な値に決定できる集積回
路における配線方法に関する。
体チップ内の電源線の幅を適切な値に決定できる集積回
路における配線方法に関する。
最近ではLSI内の回路ブロック間の信号線の配線を、
計算機を利用して配線パターン情報を生成することで行
なうことがなされている。その場合、ブロック間配線を
２層の導体（例えばA1）で各層毎に水平（Ｘ）方向／垂
直（Ｙ）方向に割当てる。そして、配線のピッチを１グ
リッドとする仮想メッシュ上に、実際に必要な配線パタ
ーンを割当てて結線していく。なお、この配線のピッチ
はLSIのプロセス技術で決まるレイアウトルールのパタ
ーン幅と間隔の和である。
計算機を利用して配線パターン情報を生成することで行
なうことがなされている。その場合、ブロック間配線を
２層の導体（例えばA1）で各層毎に水平（Ｘ）方向／垂
直（Ｙ）方向に割当てる。そして、配線のピッチを１グ
リッドとする仮想メッシュ上に、実際に必要な配線パタ
ーンを割当てて結線していく。なお、この配線のピッチ
はLSIのプロセス技術で決まるレイアウトルールのパタ
ーン幅と間隔の和である。
電源線については、導体を流れる電流値がある電流密
度の基準値を越えた部分でエレクトロマイグレーション
が発生し配線が切れてしまうことがあるため、各電源線
部分を流れる電流値に応じた適当な太さで配線する必要
がある。
度の基準値を越えた部分でエレクトロマイグレーション
が発生し配線が切れてしまうことがあるため、各電源線
部分を流れる電流値に応じた適当な太さで配線する必要
がある。
しかし、上記計算機による配線パターン情報の生成技
術では通常パターンの幅が一定であり、電源配線パター
ンに上述の最適化を考えたパターン幅を期待することは
困難であった。そのため従来、電源線については、設定
者の計算及び経験に基づくマニュアル作業に頼ることが
殆どであり、各ブロックの消費電力を計算しながら合流
点で配線幅を流れる電流値に応じて太くしながら配線し
ていた。
術では通常パターンの幅が一定であり、電源配線パター
ンに上述の最適化を考えたパターン幅を期待することは
困難であった。そのため従来、電源線については、設定
者の計算及び経験に基づくマニュアル作業に頼ることが
殆どであり、各ブロックの消費電力を計算しながら合流
点で配線幅を流れる電流値に応じて太くしながら配線し
ていた。
第４図は従来例１のパターンを示す図であって、一般
に電源配線だけマニュアルで行ない、LSI内の電源配線
（VCC、VSS、GND等）は、末端（回路ブロックａ〜ｈ）
からボンディング・パッドに向かって電流値に応じて太
くしていくことが考えられる。
に電源配線だけマニュアルで行ない、LSI内の電源配線
（VCC、VSS、GND等）は、末端（回路ブロックａ〜ｈ）
からボンディング・パッドに向かって電流値に応じて太
くしていくことが考えられる。
或いは第５図は従来例２のパターンを示す図であっ
て、（回路ブロックａ′〜ｂ′）最初から最悪条件を仮
定した太い一定幅の電源ラインを引くことを前提に、一
般信号を電源配線以外の領域に配線することも行なわれ
る。
て、（回路ブロックａ′〜ｂ′）最初から最悪条件を仮
定した太い一定幅の電源ラインを引くことを前提に、一
般信号を電源配線以外の領域に配線することも行なわれ
る。
しかしながら、マニュアル配線は手間がかかり、ま
た、最悪条件を仮定した太い一定幅の電源ラインを引く
ことは電源配線の占有面積を増大せしめ、その結果配線
効率が悪くなり集積度向上の妨げになるという問題があ
る。
た、最悪条件を仮定した太い一定幅の電源ラインを引く
ことは電源配線の占有面積を増大せしめ、その結果配線
効率が悪くなり集積度向上の妨げになるという問題があ
る。
本発明の目的は、半導体チップの電源配線の幅を適切
な値に決定できる集積回路における配線方法を提供する
ことにある。
な値に決定できる集積回路における配線方法を提供する
ことにある。
本発明の構成は以下に示す通りである。即ち、LSIの
論理情報と図形情報を用いて、回路ブロックに対して電
源線を幅なしパスで結線し、仮配線の情報を生成する第
１工程と、 LSIの論理情報又は図形情報を用いて、各回路ブロック
に流れる電流値を求める第２工程と、 前記第１工程で得られた仮配線の情報と第２工程で得ら
れた各回路ブロックに流れる電流値の情報に基づいて、
前記仮配線上の末端に位置する回路ブロックから順にボ
ンディング・パッドに向かって、各パスに関する電流値
の分を加算した電流値に対応した幅で電源線の幅つけを
行なう第３工程とを行ない、電源線を配線することを特
徴とする集積回路における配線方法としての構成を有す
る。
論理情報と図形情報を用いて、回路ブロックに対して電
源線を幅なしパスで結線し、仮配線の情報を生成する第
１工程と、 LSIの論理情報又は図形情報を用いて、各回路ブロック
に流れる電流値を求める第２工程と、 前記第１工程で得られた仮配線の情報と第２工程で得ら
れた各回路ブロックに流れる電流値の情報に基づいて、
前記仮配線上の末端に位置する回路ブロックから順にボ
ンディング・パッドに向かって、各パスに関する電流値
の分を加算した電流値に対応した幅で電源線の幅つけを
行なう第３工程とを行ない、電源線を配線することを特
徴とする集積回路における配線方法としての構成を有す
る。
或いはまた、前記第２工程における電流値の算出は、
図形情報を用いて各回路ブロックの面積を計算し、それ
に基づき回路ブロックに流れる電流値を求める処理によ
り行なわれることを特徴とする集積回路における配線方
法としての構成を有する。
図形情報を用いて各回路ブロックの面積を計算し、それ
に基づき回路ブロックに流れる電流値を求める処理によ
り行なわれることを特徴とする集積回路における配線方
法としての構成を有する。
或いはまた、前記第２工程における電流値の算出は、
論理情報を用いて各回路ブロックのトランジスタ数或い
はゲート数を計算しそれに基づき回路ブロックに流れる
電流値を求める処理により行なうことを特徴とする集積
回路における配線方法としての構成を有する。
論理情報を用いて各回路ブロックのトランジスタ数或い
はゲート数を計算しそれに基づき回路ブロックに流れる
電流値を求める処理により行なうことを特徴とする集積
回路における配線方法としての構成を有する。
通常、計算機を利用して配線パターンを生成する時に
計算機に入れる情報としては、図形情報と論理情報があ
る。
計算機に入れる情報としては、図形情報と論理情報があ
る。
図形情報には回路ブロックの形状、端子位置、及び回
路ブロックの相互位置関係がある。これだけで、特に電
流値情報がないが、LSIチップとして、例えばこれから
の主流であるCMOSを考えると、CMOS回路の特性として電
源電流ICCが次の（１）式に従うことが良く知られてい
る。
路ブロックの相互位置関係がある。これだけで、特に電
流値情報がないが、LSIチップとして、例えばこれから
の主流であるCMOSを考えると、CMOS回路の特性として電
源電流ICCが次の（１）式に従うことが良く知られてい
る。
ICC∝ｆ・VCC・CL …（１） （ｆは動作周波数、CLは負荷容量、VCCは電源電圧） ここで、負荷容量CLはトランジスタのげーと容量およ
び配線容量から成っているので、回路ブロックの全体が
平均的な動作をし、集積密度も一定ならばCL∝Ｓ（ブロ
ック面積）となり、ランダムロジックの一定近似とし
て、 ICC＝Ｋ・Ｓ（ｋは定数） …（２） が成り立つ。ここでＳは回路ブロックの形状情報から容
易に求められるので、電流計算が可能である。
び配線容量から成っているので、回路ブロックの全体が
平均的な動作をし、集積密度も一定ならばCL∝Ｓ（ブロ
ック面積）となり、ランダムロジックの一定近似とし
て、 ICC＝Ｋ・Ｓ（ｋは定数） …（２） が成り立つ。ここでＳは回路ブロックの形状情報から容
易に求められるので、電流計算が可能である。
第１図は本発明の計算機を利用した配線パターンの生
成の概念を示すフローチャートを表す。即ち、 論理情報と図形情報１を用いて、処理２で電源線を
幅なしパスで仮配線する。
成の概念を示すフローチャートを表す。即ち、 論理情報と図形情報１を用いて、処理２で電源線を
幅なしパスで仮配線する。
処理３で各ブロックを流れる電流値を算出する。そ
の際図形情報を用いて、各ブロックの面積を計算し、そ
れを基に各ブロックに流れる電流値を求める。
の際図形情報を用いて、各ブロックの面積を計算し、そ
れを基に各ブロックに流れる電流値を求める。
なお、このとは順序が逆でも良い。
処理４で各パスについて電流値に比例した幅を決定
する。
する。
処理５で末端のパスから順に幅つけを行なう。
ここで、通常の方法（グリッド単位の配線）を用いる
関係で、電源線の幅つけはグリッドの整数倍でできるパ
ターン幅になる。
関係で、電源線の幅つけはグリッドの整数倍でできるパ
ターン幅になる。
なお、以上ではCMOS回路の電源電流ICCを回路ブロッ
クの面積Ｓに比例すると仮定したがICCの精度を上げる
ためには、 ICC＝ｋ′・Ｓ・Ｄ …（３） （ｋ′：定数、D:集積密度） としてパラメータを追加しても良い。
クの面積Ｓに比例すると仮定したがICCの精度を上げる
ためには、 ICC＝ｋ′・Ｓ・Ｄ …（３） （ｋ′：定数、D:集積密度） としてパラメータを追加しても良い。
以上図形情報から回路ブロックの電流値を算出するこ
とを示したが、これを論理情報から算出することもでき
る。
とを示したが、これを論理情報から算出することもでき
る。
論理情報には回路ブロック名と端子名により、論理上
の接続情報が全て定義されたデータが格納されている。
従って、論理情報を用いて各回路ブロック内のトランジ
スタ数或いはゲート数を計算しそれに基づき回路ブロッ
クに流れる電流値を求める処理を行なうことが可能であ
る。
の接続情報が全て定義されたデータが格納されている。
従って、論理情報を用いて各回路ブロック内のトランジ
スタ数或いはゲート数を計算しそれに基づき回路ブロッ
クに流れる電流値を求める処理を行なうことが可能であ
る。
第２図は本発明の計算機を利用した配線パターンの生
成の実施例のブロック構成図である。第２図において、
21〜25は記憶装置（１）〜（５）であり、記憶装置
（１）21には前記第１図のフローチャートに示した処理
を行なうためのプログラムが格納されている。記憶装置
（２）22には論理上の接続情報即ちブロック名と端子名
により、論理上の接続情報がすべて定義されたデータ
（論理情報）が格納されている。記憶装置（３）23には
ブロックの形状，大きさと、端子の位置、それに全ブロ
ックの相対位置関係のデータ（図形情報）が格納されて
いる。記憶装置（４）24には、グリッドベースの配線座
標データ（仮配線結果）を格納する。
成の実施例のブロック構成図である。第２図において、
21〜25は記憶装置（１）〜（５）であり、記憶装置
（１）21には前記第１図のフローチャートに示した処理
を行なうためのプログラムが格納されている。記憶装置
（２）22には論理上の接続情報即ちブロック名と端子名
により、論理上の接続情報がすべて定義されたデータ
（論理情報）が格納されている。記憶装置（３）23には
ブロックの形状，大きさと、端子の位置、それに全ブロ
ックの相対位置関係のデータ（図形情報）が格納されて
いる。記憶装置（４）24には、グリッドベースの配線座
標データ（仮配線結果）を格納する。
中央処理装置CPU26は随時記憶装置（１）21のプログ
ラムを読出し、その手順により、記憶装置（２）22の論
理情報と記憶装置（３）23の図形情報を読出し、該論理
情報及び図形情報を前提条件として用い、記憶装置
（１）21から読出したプログラムで配線処理を行ない、
電源線の仮配線パスを決定する。配線ルートが決まるた
びに、CPU26はそのルートを記憶装置（４）24に記憶す
る。次の結線ルートを探すときには、既に決定している
ルートは禁止パスとなって、同じルートを通ることは不
可能である。この禁止条件は１本配線する毎に変化する
ので、“禁止条件を読出しては結果のルートを書込む”
手順を繰返すことになる。続いて、同様に記憶装置
（１）21のプログラムで各パスの幅つけを計算し、必要
幅を算出し、記憶装置（５）25に格納する。記憶装置
（５）25は記憶装置（４）24の結果より、末端パスから
順に、要求された幅つけをした電源線を決定する。この
時、“VCCラインとVSSラインとは接触しない”等のチェ
ックをしながら決定するため、“禁止条件を読出しては
結果のルートを書込む”手順を繰返す。なお、仮パスの
決定と各ブロックの面積計算は順序を逆にしても良い。
ラムを読出し、その手順により、記憶装置（２）22の論
理情報と記憶装置（３）23の図形情報を読出し、該論理
情報及び図形情報を前提条件として用い、記憶装置
（１）21から読出したプログラムで配線処理を行ない、
電源線の仮配線パスを決定する。配線ルートが決まるた
びに、CPU26はそのルートを記憶装置（４）24に記憶す
る。次の結線ルートを探すときには、既に決定している
ルートは禁止パスとなって、同じルートを通ることは不
可能である。この禁止条件は１本配線する毎に変化する
ので、“禁止条件を読出しては結果のルートを書込む”
手順を繰返すことになる。続いて、同様に記憶装置
（１）21のプログラムで各パスの幅つけを計算し、必要
幅を算出し、記憶装置（５）25に格納する。記憶装置
（５）25は記憶装置（４）24の結果より、末端パスから
順に、要求された幅つけをした電源線を決定する。この
時、“VCCラインとVSSラインとは接触しない”等のチェ
ックをしながら決定するため、“禁止条件を読出しては
結果のルートを書込む”手順を繰返す。なお、仮パスの
決定と各ブロックの面積計算は順序を逆にしても良い。
上記においては記憶装置21〜25は別々の記憶装置のよ
うに示しているが、通常のシステムとしては、21〜25の
記憶装置は同一の装置（例えば磁気ディスク）上に領域
を分割して作られることが多い。
うに示しているが、通常のシステムとしては、21〜25の
記憶装置は同一の装置（例えば磁気ディスク）上に領域
を分割して作られることが多い。
第３図Ａは本発明の集積回路における配線方法の実施
例のフローチャートを示している。第３図Ｂは本発明の
集積回路における配線方法の実施例の計算と配線図であ
って、CMOS回路ブロックS1〜S6のブロックに電源線を配
線する例を示す。第３図のフローに従い、以下に説明す
る。ｉ）まず、前記図形情報のうち、ブロックの形状情
報を用い、各ブロックS1〜S6の面積を計算する。ここ
で、前記のように、 ICC＝ｋ・Ｓ（ｋは定数） …（４） が成り立つものとして、各ブロックの電流ICCを計算
し、電流値I1〜I6を求める。
例のフローチャートを示している。第３図Ｂは本発明の
集積回路における配線方法の実施例の計算と配線図であ
って、CMOS回路ブロックS1〜S6のブロックに電源線を配
線する例を示す。第３図のフローに従い、以下に説明す
る。ｉ）まず、前記図形情報のうち、ブロックの形状情
報を用い、各ブロックS1〜S6の面積を計算する。ここ
で、前記のように、 ICC＝ｋ・Ｓ（ｋは定数） …（４） が成り立つものとして、各ブロックの電流ICCを計算
し、電流値I1〜I6を求める。
ii）全ブロックS1〜S6の仮結線を行なう。ここで、通常
の電子計算機を利用した配線パターンの生成方法を用
い、ブロック間配線を２層の導体（例えばA1）で各層毎
に水平（Ｘ）方向／垂直（Ｙ）方向に割当て、両者の配
線をスルーホールで行なうものとし、配線のピッチを１
グリッドとする仮想メッシュ上に、実際に必要な配線パ
ターンを割当てて結線していく。なお、この配線のピッ
チはLSIのプロセス技術で決まるレイアウトルールのパ
ターン幅と間隔の和である。
の電子計算機を利用した配線パターンの生成方法を用
い、ブロック間配線を２層の導体（例えばA1）で各層毎
に水平（Ｘ）方向／垂直（Ｙ）方向に割当て、両者の配
線をスルーホールで行なうものとし、配線のピッチを１
グリッドとする仮想メッシュ上に、実際に必要な配線パ
ターンを割当てて結線していく。なお、この配線のピッ
チはLSIのプロセス技術で決まるレイアウトルールのパ
ターン幅と間隔の和である。
iii）パッドに遠いパスから順に電流値I1〜I6を加算し
て、幅つけを行なう。このとき、通常の計算機を利用し
た配線パターンの生成方法で行なう関係で、幅つけはグ
リッドの整数倍で出来るパターン幅になる。
て、幅つけを行なう。このとき、通常の計算機を利用し
た配線パターンの生成方法で行なう関係で、幅つけはグ
リッドの整数倍で出来るパターン幅になる。
その後は通常の方法と同様であり、各ブロック内のパ
ターン情報であるブロックセルパターン情報とブロック
間の信号線の配線情報（通常の手法で得る）と本実施例
で得た電源線配線情報を合成し、LSIパターンデータを
作製する。
ターン情報であるブロックセルパターン情報とブロック
間の信号線の配線情報（通常の手法で得る）と本実施例
で得た電源線配線情報を合成し、LSIパターンデータを
作製する。
本発明の集積回路における配線方法は電源線を含む回
路ブロック間の全配線を計算機を利用して作業する配線
方法を可能とし、電源線を最適に設計することができる
ので、半導体チップの電源配線の幅を適切な値に決定で
きて、パターン面積の無駄がなく、集積度の向上が可能
になる。
路ブロック間の全配線を計算機を利用して作業する配線
方法を可能とし、電源線を最適に設計することができる
ので、半導体チップの電源配線の幅を適切な値に決定で
きて、パターン面積の無駄がなく、集積度の向上が可能
になる。
しかも、本発明の集積回路における配線方法は従来の
配線プログラムに特別の情報を付け加えることなく実行
できる利点があり、従来の配線プログラムに組込み易
い。
配線プログラムに特別の情報を付け加えることなく実行
できる利点があり、従来の配線プログラムに組込み易
い。
第１図は本発明の計算機を利用した配線パターンの生成
の概念を示すフローチャート、 第２図は本発明の計算機を利用した配線パターンの生成
の実施例のブロック構成図、 第３図Ａは本発明の集積回路における配線方法の実施例
のフローチャート、 第３図Ｂは本発明の集積回路における配線方法の実施例
の計算と配線図であって、CMOS回路ブロックS1〜S6のブ
ロックに電源線を配線する例、 第４図は従来例１のパターンを示す図、 第５図は従来例２のパターンを示す図。 21〜25……記憶装置（１）〜（５） 26……CPU VCC……高位の電源 VSS……低位の電源 ａ〜ｈ……回路ブロック ａ′〜ｈ′……回路ブロック I1〜I6……電流値 S1〜S6……CMOS回路ブロック
の概念を示すフローチャート、 第２図は本発明の計算機を利用した配線パターンの生成
の実施例のブロック構成図、 第３図Ａは本発明の集積回路における配線方法の実施例
のフローチャート、 第３図Ｂは本発明の集積回路における配線方法の実施例
の計算と配線図であって、CMOS回路ブロックS1〜S6のブ
ロックに電源線を配線する例、 第４図は従来例１のパターンを示す図、 第５図は従来例２のパターンを示す図。 21〜25……記憶装置（１）〜（５） 26……CPU VCC……高位の電源 VSS……低位の電源 ａ〜ｈ……回路ブロック ａ′〜ｈ′……回路ブロック I1〜I6……電流値 S1〜S6……CMOS回路ブロック
Claims (3)
- 【請求項１】LSIの論理情報と図形情報を用いて、回路
ブロックに対して電源線を幅なしパスで結線し、仮配線
の情報を生成する第１工程と、 LSIの論理情報又は図形情報を用いて、各回路ブロック
に流れる電流値を求める第２工程と、 前記第１工程で得られた仮配線の情報と第２工程で得ら
れた各回路ブロックに流れる電流値の情報に基づいて、
前記仮配線上の末端に位置する回路ブロックから順にボ
ンディング・パッドに向かって、各パスに関する電流値
の分を加算した電流値に対応した幅で電源線の幅つけを
行なう第３工程とを行ない、電源線を配線することを特
徴とする集積回路における配線方法。 - 【請求項２】前記第２工程における電流値の算出は、図
形情報を用いて各回路ブロックの面積を計算し、それに
基づき回路ブロックに流れる電流値を求める処理により
行なわれることを特徴とする特許請求の範囲第１項記載
の集積回路における配線方法。 - 【請求項３】前記第２工程における電流値の算出は、論
理情報を用いて各回路ブロックのトランジスタ数或いは
ゲート数を計算しそれに基づき回路ブロックに流れる電
流値を求める処理により行なうことを特徴とする特許請
求の範囲第１項記載の集積回路における配線方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60260489A JP2521041B2 (ja) | 1985-11-20 | 1985-11-20 | 集積回路における配線方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60260489A JP2521041B2 (ja) | 1985-11-20 | 1985-11-20 | 集積回路における配線方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62120043A JPS62120043A (ja) | 1987-06-01 |
| JP2521041B2 true JP2521041B2 (ja) | 1996-07-31 |
Family
ID=17348673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60260489A Expired - Lifetime JP2521041B2 (ja) | 1985-11-20 | 1985-11-20 | 集積回路における配線方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2521041B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01173633A (ja) * | 1987-12-26 | 1989-07-10 | Rohm Co Ltd | Ｌｓｉ電源線のｃａｄレイアウト方法 |
| JP2901087B2 (ja) * | 1989-10-17 | 1999-06-02 | 株式会社東芝 | 半導体集積回路の電源配線設計方法及び電源配線設計装置 |
| JP2838933B2 (ja) * | 1991-01-22 | 1998-12-16 | 日本電気株式会社 | 樹脂封止型半導体集積回路 |
| JP4183455B2 (ja) | 2002-08-05 | 2008-11-19 | Ｎｅｃエレクトロニクス株式会社 | 配線設計方法および配線設計プログラム |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58166743A (ja) * | 1982-03-29 | 1983-10-01 | Nec Corp | マスタ−スライス基板 |
-
1985
- 1985-11-20 JP JP60260489A patent/JP2521041B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62120043A (ja) | 1987-06-01 |
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