JPH10163431A - 半導体装置およびその設計方法 - Google Patents

Abstract

(57)【要約】 【課題】 全体のチップサイズを縮小化することができ
る半導体装置およびその設計方法を提供する。 【解決手段】 追加層Ｔ１，Ｔ２を、電源配線２５，２
６用の配線層として、回路ブロック２１，２２，２３，
２４，２７を配置した他の層Ｓ１，Ｓ２と階層状態にす
ることにより、チップ上で配線面積の占有率の大きい電
源配線２５，２６を、平面的に他の層Ｓ１，Ｓ２の回路
ブロック２１，２２，２３，２４，２７に重なった状態
で配置可能とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、１チップ内に半導
体素子からなる複数の回路ブロックを階層状に配置して
構成した半導体装置およびその設計方法に関するもので
ある。

【０００２】

【従来の技術】近年では、１チップ内に半導体素子から
なる複数の回路ブロックを階層状に配置して構成した半
導体装置であるＬＳＩ（Large Scale Integration ）
は、プロセス技術や設計技術などの進歩により、高性能
化および高集積度化が進んでいる。

【０００３】これら高性能化および高集積度化が進んだ
ＬＳＩの実現には、高精度設計を行なうことが要求さ
れ、ＣＡＤ（Computer Aided Design ）ツールが重要な
役割を果たしている。特に、レイアウトツールは、ＬＳ
Ｉの動作を決定するマスクレイアウトを作成するという
点で、非常に重要である。

【０００４】以下、従来から行われている半導体マスク
レイアウト装置（以下、単に、レイアウト装置とする）
によるＬＳＩ（半導体装置）の設計方法について説明す
る。図１は、従来から一般的に行われているレイアウト
装置によるＬＳＩの設計作業の際の処理手順を示すフロ
ーチャートであり、そのフローチャートに従って、ＬＳ
Ｉの設計作業を実行するレイアウト装置の構成を示すブ
ロック図でもある。図１において、１はレイアウトに必
要なセルデータ群を保管するセルライブラリ、２は接続
情報を与えるネットリスト、３は電源配線やそれらとの
接続配線などの配線の際の配線制約（例えば、幅，長
さ，間隔など）等を決めている製造プロセスルール、４
はセルライブラリ１からのセルデータを配置する配置生
成部、５は製造プロセスルール３を満足する配線パター
ンを生成する配線生成部、６は配線生成部５内に設けら
れ配線パターンのうちの幹線配線パターンのみの生成を
実行する幹線実行部、７は、幹線実行部６と同様に、配
線生成部５内に設けられ配線パターンのうちの支線配線
パターンのみの生成を実行する支線実行部、８は最終的
に生成されるマスクレイアウトデータ、９はセルデータ
を配置したり配線パターンを生成したりするレイアウト
ツールである。

【０００５】以上のように構成されたレイアウト装置に
よるマスクレイアウト作成動作を以下に説明する。図１
に示すように、セルライブラリ１からのセルデータとネ
ットリスト２と製造プロセスルール３とを、レイアウト
ツール９に読み込ませ、配置生成部４にてセルデータの
配置を実行する。配線生成部５にて製造プロセスルール
３を満足しているか否かを判断しながら、幹線実行部６
と支線実行部７とにおいて配線作業を実行し、マスクレ
イアウトデータ８を出力する。

【０００６】このようにして、製造プロセスルールを満
足しているか否かの判断を繰り返しながら、マスクレイ
アウトデータ８を生成し、そのマスクレイアウトデータ
８に従って、マスクレイアウト作成のための処理を実行
していく。

【０００７】

【発明が解決しようとする課題】しかしながら上記のよ
うな従来の半導体装置の設計方法では、半導体装置を製
造する際の製造プロセスルールに基づく配線ルールを満
足させながらレイアウトするレイアウト方法を用いるも
のであり、そのレイアウト方法により、マスクレイアウ
トデータに基づいて形成された半導体などの素子間を結
ぶ電源配線をレイアウトする場合には、それらの電源配
線は、各素子の周辺に存在する取り出し口に接続され、
各素子間に存在する配線のために設けられた配線領域を
用いて配線されている。

【０００８】この場合、一般的に電源配線はその各ライ
ン幅が広いため、この電源配線に必要な配線領域の面積
を広げることになり、その結果、チップ全体の面積を増
大させることになるという問題点を有していた。

【０００９】この問題点について、以下、図２を参照し
ながら追加説明をする。図２は素子間を結ぶ電源配線を
配線領域内で配線した従来の１チップレイアウトの半導
体装置の概略構成図であり、その平面図を図２（ａ）に
示し、部分断面図を図２（ｂ）に示す。なお、図２
（ｂ）に示す部分断面図では、半導体などの素子などか
らなる回路ブロックのレイアウト用の層である回路ブロ
ック層のみが表されている。

【００１０】図２（ａ）において、１０はコーナー素
子、１１はＩＯ素子、１２，１３はスタンダード素子
群、１４，１５，１６はマクロ素子、１７は幅の広い電
源配線（Ａ）、１８は幅の広い電源配線（Ｂ）、１９は
配線領域である。

【００１１】また、図２（ｂ）において、Ｓ２１，Ｓ２
２は、それぞれ半導体素子などからなる回路ブロックの
レイアウト用の層である回路ブロック層、Ｂ２１は、各
電源配線１７，１８から、それらが形成された層以外の
層に形成された回路ブロックに電源を供給するために、
各回路ブロック層間を貫通して電気的に接続するビアで
ある。

【００１２】図２に示すように、従来のレイアウト方法
では、そのレイアウト方法によってレイアウトした電源
配線（Ａ）１７，電源配線（Ｂ）１８により、それぞれ
の半導体素子１０，１１，１２，１３，１４，１５，１
６間に設けられた配線領域１９によるチップ内での占有
面積が広域化してしまい、その結果、全体のチップ面積
も増大化してしまう。

【００１３】本発明は、上記従来の問題点を解決するも
ので、チップ上に電源配線をレイアウトする際に、その
電源配線を製造プロセス上の配線ルールに違反しないよ
うにレイアウトした場合でも、平面的にみてチップ上に
おける配線のみの領域を狭域化することができ、全体の
チップサイズを縮小化することができる半導体装置およ
びその設計方法を提供する。

【００１４】

【課題を解決するための手段】上記課題を解決するため
本発明の半導体装置およびその設計方法は、追加層を、
電源配線用の配線層として、回路ブロックを配置した他
の層と階層状態にすることにより、チップ上で配線面積
の占有率の大きい電源配線を、平面的に他の層の回路ブ
ロックに重なった状態で配置可能とすることを特徴とす
る。

【００１５】以上により、チップ上に電源配線をレイア
ウトする際に、その電源配線を製造プロセス上の配線ル
ールに違反しないようにレイアウトした場合でも、平面
的にみてチップ上における配線のみの領域を狭域化する
ことができ、全体のチップサイズを縮小化することがで
きる。

【００１６】

【発明の実施の形態】本発明の請求項１に記載の半導体
装置は、１チップ内に半導体素子からなる複数の回路ブ
ロックを階層状に配置して構成した半導体装置におい
て、前記回路ブロックを配置した層とは別の層を追加形
成し、その追加層に、前記複数の回路ブロックのそれぞ
れに電源を供給するための電源配線を配置して構成す
る。

【００１７】請求項２に記載の半導体装置は、請求項１
に記載の電源配線を、平面的に見て網状になるように配
置して構成する。請求項３に記載の半導体装置は、請求
項１または請求項２に記載の電源配線を、平面的に見て
格子状になるように配置して構成する。

【００１８】請求項４に記載の半導体装置の設計方法
は、１チップ内に半導体素子からなる複数の回路ブロッ
クを階層状に配置して構成した半導体装置を設計するに
際し、前記回路ブロックを配置した層とは別の層を追加
形成し、前記複数の回路ブロックのそれぞれに電源を供
給するための電源配線を、前記追加層にレイアウトする
方法とする。

【００１９】請求項５に記載の半導体装置の設計方法
は、請求項４に記載の電源配線を、平面的に見て網状に
なるようにレイアウトする方法とする。請求項６に記載
の半導体装置の設計方法は、請求項４または請求項５に
記載の電源配線を、平面的に見て格子状になるようにレ
イアウトする方法とする。

【００２０】これらの構成および方法によると、追加層
を、電源配線用の配線層として、回路ブロックを配置し
た他の層と階層状態にすることにより、チップ上で配線
面積の占有率の大きい電源配線を、平面的に他の層の回
路ブロックに重なった状態で配置可能とする。

【００２１】以下、本発明の実施の形態を示す半導体装
置およびその設計方法について、図面を参照しながら具
体的に説明する。図３は本実施の形態の設計方法に基づ
いて１チップレイアウトした半導体装置の概略構成図で
あり、その平面図を図３（ａ）に示し、断面図を図３
（ｂ）に示す。図３（ａ）において、２０はコーナー素
子、２１はＩＯ素子、２２，２８はスタンダード素子
群、２３，２４，２５はマクロ素子、２６は幅の広い電
源配線（Ａ）、２７は幅の広い電源配線（Ｂ）、２９は
各素子２０，２１，２２，２８，２３，２４，２５間に
設けられた配線領域である。ここで、各素子２０，２
１，２２，２８，２３，２４，２５は、それぞれ半導体
素子等からなる回路ブロックである。

【００２２】また、図３（ｂ）において、Ｓ１，Ｓ２
は、それぞれ半導体素子などからなる回路ブロックのレ
イアウト用の層である回路ブロック層、Ｔ１，Ｔ２は、
それぞれ、回路ブロック層Ｓ１，Ｓ２上に、図２に示す
従来の半導体装置の構成に対して新たに別の層として追
加形成した追加層である。ここでは、追加層Ｔ１，Ｔ２
は、それぞれ、電源配線２６，２７専用の配線層である
電源配線層として利用されている。

【００２３】ここで、幅の広い電源配線２６，２７は、
各素子２０，２１，２２，２３，２４，２５，２８の配
置位置が決定した後、各素子２０，２１，２２，２３，
２４，２５，２８用に使用している配線層以外の配線層
を用いて、チップ上に平面的にみて網状に配線する。

【００２４】以下、図３に示す幅の広い電源配線（Ａ）
２６と幅の広い電源配線（Ｂ）２７とを、ＩＯ素子２１
に配線接続する方法について、図４を参照しながら詳細
に説明する。

【００２５】図４は、図３に示すＡ部分の拡大図であ
り、幅の広い電源配線（Ａ）３０と電源ＩＯ素子（Ａ）
３６との接続部分と、幅の広い電源配線（Ｂ）３２と電
源ＩＯ素子（Ｂ）３４との接続部分を示す簡略図であ
る。図４において、３０は幅の広い電源配線（Ａ）、３
１は幅の広い電源配線（Ａ）３０と電源ＩＯ素子（Ａ）
３６とを接続する接続専用配線（Ａ）（以下、コンタク
ト（Ａ）とする）、３８は電源ＩＯ素子（Ａ）３６内に
ある配線取り出し口の電源接続部（Ａ）、３７は電源Ｉ
Ｏ素子（Ａ）３６内にあるパッド部のパッド（Ａ）、３
２は幅の広い電源配線（Ｂ）、３３は幅の広い電源配線
（Ｂ）３２と電源ＩＯ素子（Ｂ）３４とを接続する接続
専用配線（Ｂ）（以下、コンタクト（Ｂ）とする）、３
９は電源ＩＯ素子（Ｂ）３４内にある配線取り出し口の
電源接続部（Ｂ）、３５は電源ＩＯ素子（Ｂ）３４内に
あるパッド部のパッド（Ｂ）である。

【００２６】次に、図４に示す幅の広い電源配線（Ａ）
３０と電源ＩＯ素子（Ａ）３６との配線接続方法につい
て説明する。図４に示すように、幅の広い電源配線
（Ａ）３０は、電源ＩＯ素子（Ａ）３６内に使用してい
る配線層以外の配線層にて配線しているため、幅の広い
電源配線（Ａ）３０は、電源ＩＯ素子（Ａ）３６に直接
配線接続することはできない。つまり、幅の広い電源配
線（Ａ）３０の配線層と電源ＩＯ素子（Ａ）３６の配線
層とをつなげるためには、接続を可能にする部品が必要
である。その部品が、コンタクト（Ａ）３１と電源ＩＯ
素子（Ａ）３６内にある電源接続部（Ａ）３８である。

【００２７】コンタクト（Ａ）３１は、異なった配線層
でも配線接続を可能にする役割をもっていて、電源ＩＯ
素子（Ａ）３６内にある電源接続部（Ａ）３８は、コン
タクト（Ａ）３１との接続を可能にする役割をもってい
る。つまり、異なった配線層間の配線接続は、コンタク
ト（Ａ）３１にて接続するようにし、電源ＩＯ素子
（Ａ）３６への配線接続は、電源ＩＯ素子（Ａ）３６内
にある電源接続部（Ａ）３８にて接続するようにする。
このようにすれば、異なった配線層間の配線接続をする
ことが可能である。

【００２８】なお、幅の広い電源配線（Ｂ）３２と電源
ＩＯ素子（Ｂ）３４との接続方法についても、電源配線
（Ａ）３０と電源ＩＯ素子（Ａ）３６との接続方法と同
様である。

【００２９】以下、図３に示す幅の広い電源配線（Ａ）
２６と幅の広い電源配線（Ｂ）２７とを、スタンダード
素子群２２，２８内のスタンダード素子に配線接続する
方法について、図５を参照しながら詳細に説明する。

【００３０】図５は、図３に示すＢ部分の拡大図であ
り、幅の広い電源配線（Ａ）４０とスタンダード素子
（Ａ）４５との接続部分と、幅の広い電源配線（Ｂ）４
１とスタンダード素子（Ｂ）４４との接続部分を示す簡
略図である。図５において、４０は幅の広い電源配線
（Ａ）、４１は幅の広い電源配線（Ｂ）、４２は幅の広
い電源配線（Ｂ）４１とスタンダード素子（Ｂ）４４と
を接続する部分のコンタクトＢ、４３はスタンダード素
子（Ｂ）４４内にある電源接続部（Ｂ）、４７は幅の広
い電源配線（Ａ）４０とスタンダード素子（Ａ）４５と
を接続する部分のコンタクトＡ、４６はスタンダード素
子（Ａ）４５内にある電源接続部（Ａ）である。

【００３１】図５に示すように、幅の広い電源配線
（Ａ）４０と幅の広い電源配線（Ｂ）４１とは、図４に
示す幅の広い電源配線（Ａ）３０および幅の広い電源配
線（Ｂ）３２と同様に、スタンダード素子（Ｂ）４４お
よびスタンダード素子（Ａ）４５用に使用している配線
層以外の配線層にて配線しているため、スタンダード素
子（Ｂ）４４およびスタンダード素子（Ａ）４５に直接
配線接続するには、コンタクト（Ｂ）４２およびコンタ
クト（Ａ）４７を用いて、スタンダード素子（Ｂ）４４
内とスタンダード素子（Ａ）４５内とにある電源接続部
（Ｂ）４３および電源接続部（Ａ）４６に配線接続する
ようにする。

【００３２】つまり、図３に示すように、電源配線
（Ａ）２６，電源配線（Ｂ）２７を、それぞれの素子群
２０，２１，２２，２３，２４，２５，２８用に使用さ
れていない配線層である追加層Ｔ１，Ｔ２を用いて網上
に配線し、それらの電源配線（Ａ），電源配線（Ｂ）に
一番近いところからそれぞれの半導体素子に電源を供給
するようにする。

【００３３】以上のようにして半導体装置を設計するこ
とにより、追加層を、電源配線用の配線層として、回路
ブロックを配置した他の層と階層状態にすることによ
り、チップ上で配線面積の占有率の大きい電源配線を、
平面的に他の層の回路ブロックに重なった状態で配置可
能とすることができる。

【００３４】そのため、チップ上に電源配線をレイアウ
トする際に、その電源配線を製造プロセス上の配線ルー
ルに違反しないようにレイアウトした場合でも、平面的
にみてチップ上における配線のみの領域を狭域化するこ
とができ、全体のチップサイズを縮小化することができ
る。

【００３５】また、回路ブロック層上に新たに追加した
追加層を電源配線専用の配線層とすることができ、その
電源配線層のみを、他の半導体装置用チップにも汎用的
に利用することができる。

【００３６】また、電源配線層上の電源配線が網状に形
成されているので、各回路ブロックと電源配線との接続
のためのレイアウトを容易に設計することができ、半導
体装置の設計作業における作業能率を向上することがで
きる。

【００３７】なお、図３に示す電源配線２６，２７の一
方を、各素子２０，２１，２２，２８，２３，２４，２
５間に設けられた配線領域２９に設け、残りの一方を、
配線領域２９が設けられている配線層以外の配線層に設
けることによっても、製造プロセスルールを満足したう
えで、従来に比べて、平面的にみてチップ上における配
線のみの領域を狭域化することができ、全体のチップサ
イズを縮小化することができる。

【００３８】

【発明の効果】以上のように本発明によれば、追加層
を、電源配線用の配線層として、回路ブロックを配置し
た他の層と階層状態にすることにより、チップ上で配線
面積の占有率の大きい電源配線を、平面的に他の層の回
路ブロックに重なった状態で配置可能とすることができ
る。

【００３９】そのため、チップ上に電源配線をレイアウ
トする際に、その電源配線を製造プロセス上の配線ルー
ルに違反しないようにレイアウトした場合でも、平面的
にみてチップ上における配線のみの領域を狭域化するこ
とができ、全体のチップサイズを縮小化することができ
る。

【００４０】また、回路ブロック層上に新たに追加した
追加層を電源配線専用の配線層とすることができ、その
電源配線層のみを、他の半導体装置用チップにも汎用的
に利用することができる。

【００４１】また、電源配線層上の電源配線が網状に形
成されているので、各回路ブロックと電源配線との接続
のためのレイアウトを容易に設計することができ、半導
体装置の設計作業における作業能率を向上することがで
きる。

【図面の簡単な説明】

【図１】半導体装置の設計時の処理手順を示すフローチ
ャート

【図２】従来の半導体装置のチップレイアウトを示す平
面図

【図３】本発明の実施の形態の半導体装置のチップレイ
アウトを示す平面図

【図４】同実施の形態におけるＡ部分の拡大概略図

【図５】同実施の形態におけるＢ部分の拡大概略図

【符号の説明】

２１ ＩＯ素子 ２２，２８ スタンダード素子群 ２３，２４，２５ マクロ素子 ２６，２７ 電源配線 Ｔ１，Ｔ２ 追加層

Claims (6)

【特許請求の範囲】
1. 【請求項１】 １チップ内に半導体素子からなる複数の
   回路ブロックを階層状に配置して構成した半導体装置に
   おいて、前記回路ブロックを配置した層とは別の層を追
   加形成し、その追加層に、前記複数の回路ブロックのそ
   れぞれに電源を供給するための電源配線を配置した半導
   体装置。
2. 【請求項２】 電源配線を、平面的に見て網状になるよ
   うに配置した請求項１に記載の半導体装置。
3. 【請求項３】 電源配線を、平面的に見て格子状になる
   ように配置した請求項１または請求項２に記載の半導体
   装置。
4. 【請求項４】 １チップ内に半導体素子からなる複数の
   回路ブロックを階層状に配置して構成した半導体装置を
   設計するに際し、前記回路ブロックを配置した層とは別
   の層を追加形成し、前記複数の回路ブロックのそれぞれ
   に電源を供給するための電源配線を、前記追加層にレイ
   アウトする半導体装置の設計方法。
5. 【請求項５】 電源配線を、平面的に見て網状になるよ
   うにレイアウトする請求項４に記載の半導体装置の設計
   方法。
6. 【請求項６】 電源配線を、平面的に見て格子状になる
   ようにレイアウトする請求項４または請求項５に記載の
   半導体装置の設計方法。