JPS6135534A - Ｌｓｉの給電線と信号線の布線方式 - Google Patents
Ｌｓｉの給電線と信号線の布線方式Info
- Publication number
- JPS6135534A JPS6135534A JP15524284A JP15524284A JPS6135534A JP S6135534 A JPS6135534 A JP S6135534A JP 15524284 A JP15524284 A JP 15524284A JP 15524284 A JP15524284 A JP 15524284A JP S6135534 A JPS6135534 A JP S6135534A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- feeder
- signal wire
- region
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- Geometry (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
線処理方式に関する。
広く実用化されているＬＳＩ構成法の１つに、マスタス
ライス方式（或いはゲートアレ一方式ともいわれる）が
ある。この方式では、ＬＳＩの製造工程の内、素子（ト
ランジスタ、抵抗等）を形成する過程までを共通にして
おき、配線工程時に配線パターンの変更のみで種々のＬ
ＳＩを作成するものである。このため、図１に示す如＜
ＬＳ１１０１上での素子領域１０２及び素子への給電線
領域１０３は前もって固定化されている。この様なＬＳ
Ｉのレイアウト設計は大きく次の２つのステップに分れ
る。まず、論理設計の単位であるセルをＬＳＩの素子領
域に配置する。セルはＮＡＮＯゲートやフリップフロッ
プ等の論理要素であり、各セルの機能を実現するための
素子相互の配線パターンはライブラリとしてあらかじめ
登録されており共用される０次に配置したセルの端子間
を配線する。
ライス方式（或いはゲートアレ一方式ともいわれる）が
ある。この方式では、ＬＳＩの製造工程の内、素子（ト
ランジスタ、抵抗等）を形成する過程までを共通にして
おき、配線工程時に配線パターンの変更のみで種々のＬ
ＳＩを作成するものである。このため、図１に示す如＜
ＬＳ１１０１上での素子領域１０２及び素子への給電線
領域１０３は前もって固定化されている。この様なＬＳ
Ｉのレイアウト設計は大きく次の２つのステップに分れ
る。まず、論理設計の単位であるセルをＬＳＩの素子領
域に配置する。セルはＮＡＮＯゲートやフリップフロッ
プ等の論理要素であり、各セルの機能を実現するための
素子相互の配線パターンはライブラリとしてあらかじめ
登録されており共用される０次に配置したセルの端子間
を配線する。
さて、この様なセル間の配線経路を計算機ブロダラムに
よって決定する、いわゆる自動配線においては一般に、
それぞれの暦での配線走行方向が前もって規定され、例
えば図２（イ）に示す２つの配置？Ｉ［Ａ、Ｂ上の各配
線は、同図（ロ）に示す如く互いに直交ぜる配線格子に
よって定義されている。各ｍ間の接続は格子の交点に置
かれるスルーホール（コンタクトともいう、図示せず）
によって行なわれる。
よって決定する、いわゆる自動配線においては一般に、
それぞれの暦での配線走行方向が前もって規定され、例
えば図２（イ）に示す２つの配置？Ｉ［Ａ、Ｂ上の各配
線は、同図（ロ）に示す如く互いに直交ぜる配線格子に
よって定義されている。各ｍ間の接続は格子の交点に置
かれるスルーホール（コンタクトともいう、図示せず）
によって行なわれる。
さて、セルを素子領域に配置することによって各端子座
標が確定するが、この時、第３図に示す如く端子位１１
ｔが給電線の走行領域に、に当っている場合に、’ｒｅ
ｔｔｘ 線と信号線が短絡する。何故なら、セルの端
子からＹ軸方向に配線を引出すにはＡ層を用いることに
なる。ＡＣの当該部分はすでに給電線領域として、給ｉ
’ｉ線が配線されてしまっているからである。このため
、素子領域の当該部分にはセルが配置できず素子領域の
利用効率の低下を引起していた。
標が確定するが、この時、第３図に示す如く端子位１１
ｔが給電線の走行領域に、に当っている場合に、’ｒｅ
ｔｔｘ 線と信号線が短絡する。何故なら、セルの端
子からＹ軸方向に配線を引出すにはＡ層を用いることに
なる。ＡＣの当該部分はすでに給電線領域として、給ｉ
’ｉ線が配線されてしまっているからである。このため
、素子領域の当該部分にはセルが配置できず素子領域の
利用効率の低下を引起していた。
本発明は、上記問題点を解決する新しい自動配線方式を
提供するもので、具体的には第４図に示す如く給電線配
線領域内にある端子からＢ層のみを用いて同領域外へ配
線を引出し、同領域外では他の信号線と同様に、縦方向
にＡ層、横方向し−Ｂ層を使用して配線するものである
。これによって、セルを給電線配線領域内に配置し、か
つ給電線と信号線を短絡しないで配線することが可能と
なり、索子領域の利用効率向上に寄与するところ大であ
る。
提供するもので、具体的には第４図に示す如く給電線配
線領域内にある端子からＢ層のみを用いて同領域外へ配
線を引出し、同領域外では他の信号線と同様に、縦方向
にＡ層、横方向し−Ｂ層を使用して配線するものである
。これによって、セルを給電線配線領域内に配置し、か
つ給電線と信号線を短絡しないで配線することが可能と
なり、索子領域の利用効率向上に寄与するところ大であ
る。
以下、第５図を用いて本発明の実施手順を述べる。
ステップ１
給電線配線領域内にあるセルの端子を抽出する。
給電線で使用している配線層以外の配線層を使用して端
子から給電線配線領域の外へ配線を引出す（前述したよ
うに、配線ではその方向によって使用する配線層を変え
るが、ここでは両方向とも同じ配線層を用いる。これを
ベンド配線という）。
子から給電線配線領域の外へ配線を引出す（前述したよ
うに、配線ではその方向によって使用する配線層を変え
るが、ここでは両方向とも同じ配線層を用いる。これを
ベンド配線という）。
ステップ２
各セル列に対して「チャネル割当て法」とよぶ配線手法
によって各セル列間の配線を行う。
によって各セル列間の配線を行う。
チャネル割当て法とはセル列ではさまれた配線領域内で
、当該領域の上辺、下辺にある端子について、各ネット
の最も左、及び最も右にある端子で形成される線分区間
（これを幹線とよぶ）を抽出し、これを各ネットの幹線
が互いに重ならない様配線格子に並べる方法を指す（文
献ｒＭｏ Ｓ −ＬＳＩのレイアウトＣＡＤ：小沢、堀
野・（昭和４８年電気４学会連合大会）」参照）、ここ
では、各セル列の上辺、下辺の各端子とベンド配線によ
り給電線配線領域外に引出した配線の端点とをチャネル
割当て法配線によって配線する。
、当該領域の上辺、下辺にある端子について、各ネット
の最も左、及び最も右にある端子で形成される線分区間
（これを幹線とよぶ）を抽出し、これを各ネットの幹線
が互いに重ならない様配線格子に並べる方法を指す（文
献ｒＭｏ Ｓ −ＬＳＩのレイアウトＣＡＤ：小沢、堀
野・（昭和４８年電気４学会連合大会）」参照）、ここ
では、各セル列の上辺、下辺の各端子とベンド配線によ
り給電線配線領域外に引出した配線の端点とをチャネル
割当て法配線によって配線する。
以上が本発明の処理手順である。
以上は、マスタスライス方式のＬＳＩを例として述べた
が、本発明はこれに限定されるものでなく、例えばビル
ディングブロック方式によるカスタムＬＳ、Ｉへの適用
も可能である。何故なら、給電線領域と、配置したセル
の端子座標の競合は。
が、本発明はこれに限定されるものでなく、例えばビル
ディングブロック方式によるカスタムＬＳ、Ｉへの適用
も可能である。何故なら、給電線領域と、配置したセル
の端子座標の競合は。
ＬＳＩ構成法の如何にかかわらず発生し得るものであり
、カスタムＬＳＩに於て給電線領域を固定化することは
通常の設計で極く普通に起ることである。
、カスタムＬＳＩに於て給電線領域を固定化することは
通常の設計で極く普通に起ることである。
本発明の目的は、使用する配線層数最小かつＬＳＩのチ
ップサイズを低減する。半導体集積回路の配線方式を提
供することにある。
ップサイズを低減する。半導体集積回路の配線方式を提
供することにある。
本発明はＬＳＩチップのレイアウト設計（配置配線設計
ともいう）に於て、配線Ｊ！！ｙ（これを便宜上、Ａ層
、Ｂ層と呼ぶ。Ａ、ＢＦＩＪを信号線が、Ａ層を給電線
が使用するものとする）を選択的に使用し、信号線と給
電線の両方が配線される領域では信号線にＢ層のみを使
用することにより、チップ面積の増加をきたすことなく
、また使用する配線層数を増加させることなく信号線と
給電線の両方を同領域上に配線できる自動配線方式しこ
関する。
ともいう）に於て、配線Ｊ！！ｙ（これを便宜上、Ａ層
、Ｂ層と呼ぶ。Ａ、ＢＦＩＪを信号線が、Ａ層を給電線
が使用するものとする）を選択的に使用し、信号線と給
電線の両方が配線される領域では信号線にＢ層のみを使
用することにより、チップ面積の増加をきたすことなく
、また使用する配線層数を増加させることなく信号線と
給電線の両方を同領域上に配線できる自動配線方式しこ
関する。
本発明によれば、まず給電線配線領域内にある端子を給
電線と短絡しないように同領域の外へ引出し１次にこの
配線の端点と他の信号線の端子とを一緒に配線すること
によって、使用する配線層数の増加、及びＬＳＩチップ
サイズの増大をおさ−えつつ給電線と信号線を配線する
ことが可能となり、ＬＳ Ｉａ造上の歩留り向上とＬＳ
Ｉ性能向上に関して極めて効果大である。
電線と短絡しないように同領域の外へ引出し１次にこの
配線の端点と他の信号線の端子とを一緒に配線すること
によって、使用する配線層数の増加、及びＬＳＩチップ
サイズの増大をおさ−えつつ給電線と信号線を配線する
ことが可能となり、ＬＳ Ｉａ造上の歩留り向上とＬＳ
Ｉ性能向上に関して極めて効果大である。
第１図はマスタスライスＬＳＩの溝成を模式的に示す図
、第２図は多層配線構造を模式的に示す図、第一３図は
給電線ど信号線の短絡を示す模式図、第４図は本発明の
給電線と信号線の配線方式を説明するための模式図、第
５図は１本発明による配線の完成を示す模式図である。 Ａ、Ｂはそれぞれ配ａｍを表わす＊ ２ａ、２ｂ。 ２ｃ及びｌａ、ｌｂはそれぞれＡＭ、８層上の配線を表
わす、に、Ｋｌ、に２．に３は給電線を表第１図
、第２図は多層配線構造を模式的に示す図、第一３図は
給電線ど信号線の短絡を示す模式図、第４図は本発明の
給電線と信号線の配線方式を説明するための模式図、第
５図は１本発明による配線の完成を示す模式図である。 Ａ、Ｂはそれぞれ配ａｍを表わす＊ ２ａ、２ｂ。 ２ｃ及びｌａ、ｌｂはそれぞれＡＭ、８層上の配線を表
わす、に、Ｋｌ、に２．に３は給電線を表第１図
Claims (1)
- 【特許請求の範囲】 少なくとも２つの配線層を使用し給電線は１つの層を
、信号線は２つの層を使用し、かつ、どちらか一方の配
線層を信号線と給電線の両方の配線に使用する２層以上
の多層配線半導体集積回路に於る端子間配線に関し、 （１）同一信号で接続される各端子グループについて、
グループ内の端子群の座標のうち、給電線の配線座標と
同一の座標を持つ端子を抽出し、（２）抽出した端子へ
の給電線配線領域内配線を、給電線で使用していない１
層を用いて配線することを特徴とするＬＳＩの給電線と
信号線の布線方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15524284A JPS6135534A (ja) | 1984-07-27 | 1984-07-27 | Ｌｓｉの給電線と信号線の布線方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15524284A JPS6135534A (ja) | 1984-07-27 | 1984-07-27 | Ｌｓｉの給電線と信号線の布線方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6135534A true JPS6135534A (ja) | 1986-02-20 |
Family
ID=15601640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15524284A Pending JPS6135534A (ja) | 1984-07-27 | 1984-07-27 | Ｌｓｉの給電線と信号線の布線方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6135534A (ja) |
-
1984
- 1984-07-27 JP JP15524284A patent/JPS6135534A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6938226B2 (en) | 7-tracks standard cell library | |
| USRE39469E1 (en) | Semiconductor integrated circuit with mixed gate array and standard cell | |
| KR900003832B1 (ko) | 반도체 집적회로장치의 배선방법 | |
| KR100740963B1 (ko) | 배선 접속부 설계 방법 및 반도체 장치 | |
| JP2001127161A (ja) | 集積回路 | |
| US20020145444A1 (en) | Semi-custom-made semiconductor integrated circuit device, method for customization and method for redesign | |
| US7612599B2 (en) | Semiconductor device | |
| JPH0750817B2 (ja) | 配線相互接続構造体 | |
| JP2001306641A (ja) | 半導体集積回路の自動配置配線方法 | |
| JPH04216668A (ja) | 半導体集積回路 | |
| JPS6135534A (ja) | Ｌｓｉの給電線と信号線の布線方式 | |
| JPH08213466A (ja) | 半導体集積回路 | |
| JP2001203272A (ja) | 半導体集積回路のレイアウト設計方法 | |
| JPS59132144A (ja) | 半導体集積回路装置の製造方法 | |
| JP2001189386A (ja) | 半導体集積回路のレイアウト方法 | |
| JPS63300530A (ja) | 集積回路 | |
| JP3578615B2 (ja) | 半導体集積回路のレイアウト方法 | |
| JPS62140430A (ja) | 半導体集積回路の配線方法 | |
| JP2947219B2 (ja) | スタンダードセル方式の半導体集積回路の配線構造 | |
| JPH09116018A (ja) | 自動配置配線方法 | |
| JPS6248042A (ja) | マスタ−スライス方式半導体集積回路 | |
| JPH03196661A (ja) | 半導体集積回路装置及びその形成方法 | |
| JP2005302756A (ja) | 半導体集積回路の設計方法及び半導体集積回路 | |
| JPH06169016A (ja) | 半導体集積回路及びそのレイアウト設計方法 | |
| JPH04280452A (ja) | 半導体集積回路装置の製造方法および半導体集積回路装置 |