KR100740963B1 - 배선 접속부 설계 방법 및 반도체 장치 - Google Patents

배선 접속부 설계 방법 및 반도체 장치 Download PDF

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KR100740963B1
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Abstract

본 발명은 배선 접속부에 요구되는 전기적 사양을 만족시키면서, 배선 설계시의 자유도를 향상시킬 수 있는 배선 접속부 설계 방법 및 반도체 장치를 제공한다. 우선, 배선 (1A)와 배선 (4A) 사이에 흐르는 전류량의 견적을 하고, 배선 (1A)와 배선 (4A)와의 접속에 필요한 스택 비아(stack vias)의 수를 결정한다. 다음으로, 스택 비아의 수를 기초로, 스택 비아의 위치를 결정하기 위한 가상 배선(virtual wiring)의 개수를 결정한다. 그 후, 가상 배선을 배선 (1A) 윗쪽의 배선 (4A)의 형성 영역에 예를 들면 등간격으로 배치하고, 배선 (1A)와 가상 배선과의 교차부에 스택 비아 (14)를 생성한다. 그 후, 가상 배선을 제거하고, 배선 (4A)를 생성한다. 필요에 따라서, 스택 비아 (14) 사이를 통과하는 배선 (2A)를 생성한다.
배선 접속부, 반도체 장치, 스택 비아

Description

배선 접속부 설계 방법 및 반도체 장치 { METHOD FOR DESIGNING WIRING CONNECTING SECTION AND SEMICONDUCTOR DEVICE }
도 1은 다층 구조의 배선층을 갖는 종래의 반도체 장치의 배선부를 나타내는 평면도이다.
도 2는 도 1의 I-I선에 의한 종단면도이다.
도 3은 도 2의 II-II선의 위치에서의 횡단면도이다.
도 4는 본 발명의 실시예의 반도체 장치의 배선부를 나타내는 평면도이다.
도 5는 도 4의 III-III선에 의한 종단면도이다.
도 6은 도 5의 IV-IV선의 위치에서의 횡단면도이다.
도 7은 본 발명의 실시예의 배선 접속부 설계 방법을 나타내는 플로우차트 (flowchart)이다.
도 8의 도 8(a)∼8(d)는 본 발명의 실시예의 배선 접속부 설계 방법을 나타내는 모식도(模式圖)이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 50 : 반도체 기판,
1A, 51A : 제 1 배선층의 배선,
2A, 52A : 제 2 배선층의 배선,
3A, 53A : 제 3 배선층의 배선,
4A, 54A : 제 4 배선층의 배선,
4B : 가상 배선,
5 : 배선의 교차부,
11, 61 : 비아,
14 : 스택 비아,
15, 62 : 패드,
20, 60 : 절연층.
본 발명은 서로 다른 배선층의 배선들을 복수의 스택 비아(stack vias)로 전기적으로 접속하는 배선 접속부 설계 방법 및 그 배선 접속부 설계 방법에 의해 설계된 배선 접속부를 갖는 반도체 장치에 관한 것이다.
최근, 반도체 장치의 고집적화가 한층 더 가속화되면서, 그에 수반하여 반도체 장치의 배선도 미세화 및 다층화가 촉진되고 있다. 다층 구조의 배선층을 갖는 반도체 장치에서는, 복수의 배선층에 걸쳐 전기적인 접속을 하기 위한 비아(스택 비아)가 필요하게 된다.
도 1은 다층 구조의 배선층을 갖는 종래의 반도체 장치의 배선부를 나타내는 평면도, 도 2는 도 1의 I-I선에 의한 종단면도, 도 3은 도 2의 II-II선의 위치에서의 횡단면도이다. 단, 도 2에서는, 배선 (51A)보다도 아래의 절연층 및 반도체 기판의 도시를 생략하고 있다.
도 1에서는, 소정의 소자(셀(cell))가 형성된 반도체 기판 (50) 상에, 절연층 (60)을 개재시켜 적층된 4층의 배선층을 나타내고 있다.
여기에서는, 반도체 기판 (50)에 가까운 쪽의 배선층으로부터 순서대로, 제 1 배선층, 제 2 배선층, 제 3 배선층, 제 4 배선층이라고 한다. 제 1 및 제 3 배선층에는 주로 수평 방향(X방향)으로 달리는 배선 (51A, 53A)가 형성되고, 제 2 및 제 4 배선층에는 주로 수직 방향(Y방향)으로 달리는 배선 (52A, 54A)가 형성된다. 이들 배선 (51A, 52A, 53A, 54A)의 폭이나 배선 간격은, 설계 규약(design rule)에 따라 결정된다.
다른 배선층의 배선은, 배선층 사이에 제공된 절연층 (60)을 관통하는 비아 (61)을 개재시켜 전기적으로 접속된다. 비아 (6l)의 크기도, 설계 규약에 따라 결정된다. 더욱이, 비아 (61)에는, 배선과 배선을 접속하는 것과, 반도체 기판 (50)에 형성된 소자(셀)과 배선을 접속하는 것이 있다.
예를 들면, 배선층이 서로 다른 2개의 세폭(細幅)의 배선인 경우에는, 1개의 비아 (61)에 의해 전기적으로 접속된다. 그러나, 배선 (54A, 51A)와 같이 대폭(大幅)의 배선들끼리 접속하는 경우에는, 도 2, 도 3에서 나타내는 것처럼 배선 (54A, 51A)가 교차하는 부분 전체에, 설계 규약으로 정해지는 크기의 비아 (61)을, 설계 규약으로 정해지는 간격으로 균일하게 배치한다. 그리고, 복수의 배선층에 걸쳐 전기적 접속을 하는 경우는, 이 도 2, 도 3에서 나타낸 것처럼, 배선 (54A)와 배선 (51A) 사이의 배선층(제 2 및 제 3 배선층)에, 배선 (54A, 51A)가 교차하는 영역 전체에 걸쳐 패드 (62)를 제공하고, 이들 패드 (62)를 개재시켜 비아 (61)을 상하방향으로 쌓아올리도록 배치한다.
일반적으로, 각 배선층의 배선의 폭이나 배선 패턴, 그리고 비아의 크기, 위치 및 수 등은, 반도체 장치용 레이아웃 CAD(layout Computer-Aided Design)툴에 의해 설계된다. 또한, 설계 규약은, 제조 과정상의 제약이나 반도체 장치에 요구되는 전기적 사양 등에 의해 결정된다. 도 2에서 나타내는 것처럼 상하 방향으로 겹쳐 쌓은 비아를 스택 비아라고 한다.
본원 발명자들은, 상술한 구조의 배선 접속부를 갖는 종래의 반도체 장치에는, 이하에서 나타내는 문제점이 있다고 생각하고 있다.
상술한 바와 같이, 종래의 반도체 장치에서는, 대폭의 배선끼리 전기적으로 접속하는 경우에, 배선이 교차하는 영역 전체에 걸쳐 다수의 스택 비아를 균일하게 배치한다. 때문에, 예를 들면, 제 1배선층의 대폭의 배선 (51A)와 제 4배선층의 대폭의 배선 (54A)를 접속하는 경우에, 도 1에서 나타내는 것처럼 배선 (51A, 54A)가 교차하는 영역에 다른 배선을 통과시킬 수 없고, 이 영역을 우회해서 다른 배선을 배치하는 것이 필요하게 된다. 도 1에서 나타내는 예에서는, 화살표로 표시된 배선이, 배선 (51A)와 배선 (54A)를 접속하기 위한 스택 비아가 존재하기 때문에, 배선 (51A)와 배선 (54A)와의 교차부(배선 접속부)를 우회하도록 배치되어 있다.
이와 같이, 종래의 반도체 장치에서는 대폭의 배선끼리의 접속 영역을 우회하도록 다른 배선을 배치할 필요가 있으므로, 배선이 길어지게 되고 전기적 특성의 열화 원인이 되는 동시에, 배선 설계시의 자유도가 저하한다. 배선 설계시의 자유도가 낮아지게 되면 배선층의 층수를 더욱 증가시키지 않으면 안되기 때문에, 제조 비용의 증가나 제조 수율의 저하를 초래한다.
본 발명은, 배선 접속부에 요구되는 전기적 사양을 만족시키면서, 배선 설계시의 자유도를 향상시킬 수 있는 배선 접속부 설계 방법 및 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명의 배선 접속부 설계 방법은, 반도체 기판 위쪽의 서로 다른 배선층에 형성되는 제 1 배선과 제 2 배선의 배선 접속부의 설계 방법에 있어서, 상기 제 1 배선과 상기 제 2 배선 사이에 흐르는 전류량을 기초로 상기 제 1 배선과 상기 제 2 배선의 접속에 필요한 스택 비아의 수를 결정하는 공정과, 상기 스택 비아의 수를 기초로 가상 배선의 개수를 결정하는 공정과, 상기 제 1 배선 위쪽의 상기 제 2 배선의 형성 영역 내에 상기 가상 배선을 배치하는 공정과, 상기 제 1 배선과 상기 가상 배선이 교차하는 부분에 스택 비아를 생성하는 공정과, 상기 가상 배선을 삭제하는 공정과, 상기 제 2 배선을 생성하는 공정을 갖는 것을 특징으로 한다.
본 발명의 배선 접속부 설계 방법에 있어서, 우선, 제 1 배선과 제 2 배선 사이에 흐르는 전류량의 견적을 한다. 이것은, 예를 들면 반도체 기판에 형성되는 소자의 전기적 사양에 의해 결정된다.
그 후, 제 1 배선과 제 2 배선 사이에 흐르는 전류량을 기초로, 제 1 배선과 제 2 배선의 접속에 필요한 스택 비아의 수를 결정한다. 1개의 스택 비아에 흘릴 수 있는 전류량은 설계 규약으로 결정되어 있으므로, 제 1 배선과 제 2 배선과의 접속에 필요한 스택 비아의 수는 계산에 의해 구해질 수 있다.
다음으로, 스택 비아의 수를 기초로, 가상 배선의 개수를 결정한다. 가상 배선은, 스택 비아의 위치를 결정하기 위해서 일시적으로 도입되는 배선이다. 본 발명에서는, 가상 배선과 제 1 배선과의 교차부에 스택 비아를 배치하지만, 1개의 가상 배선에 대해 몇 개의 스택 비아를 배치할 것인가는, 제 1 배선의 폭과 설계 규약에 의해 결정된다.
상기 공정으로 가상 배선의 개수가 정해진 뒤, 제 1 배선 위쪽의 제 2 배선의 형성 영역 내에, 이들 가상 배선을 배치한다. 이 경우, 제 2 배선의 형성 영역 내에 가상 배선을 등간격으로 균일하게 배치해도 좋고, 제 2 배선의 형성 영역의 단부로부터 설계 규약으로 결정되는 최소 간격으로 가상 배선을 배치하는 것에 의해 중앙부에 큰 공간이 형성되도록 해도 좋다. 또한, 스택 비아 사이를 통과하는 다른 배선(제 3 배선)의 경로(트랙)를 고려하여 가상 배선의 위치를 결정해도 좋다. 제 3 배선의 경로는 설계 규약에 의해 정의된다.
다음으로, 제 1 배선과 가상 배선이 교차하는 부분에 스택 비아를 생성한다. 이와 같이 해서, 스택 비아의 위치가 결정된다.
그 후, 가상 배선을 삭제하고, 제 2 배선을 소정의 위치에 생성한다. 이것에 의해, 제 1 배선과 제 2 배선의 접속부의 설계가 완료된다.
본 발명에 있어서는, 상기한 바와 같이 스택 비아의 수 및 위치를 결정하므로, 제 1 배선과 제 2 배선의 접속부에서의 전기적 요구를 만족시키는 것이 가능할 뿐만 아니라, 스택 비아의 사이에 다른 배선을 통과시키는 것이 가능하게 되어, 배선 설계시의 자유도가 종래에 비해서 큰 폭으로 향상된다. 이에 의해, 배선층 수의 삭감에 의한 저비용화와 반도체 장치의 보다 큰 고집적화가 가능하게 된다.
본 발명의 반도체 장치는, 반도체 기판과, 상기 반도체 기판 상에 절연층을 개재시켜 차례로 적층된 제 1, 제 2 및 제 3 배선층을 갖는 반도체 장치에 있어서, 상기 제 1 배선층 내의 제 1 배선과 상기 제 3 배선층 내의 제 3 배선과의 교차부에 배치되어 상기 제 1 배선과 상기 제 3 배선을 전기적으로 접속하는 복수의 스택 비아와, 상기 제 2 배선층 내에 형성되어 상기 복수의 스택 비아의 사이를 통과하는 제 2 배선을 갖는 것을 특징으로 한다.
본 발명의 반도체 장치는, 제 1 배선과 제 3 배선을 전기적으로 접속하는 복수의 스택 비아의 사이를 통과하는 제 2 배선이 형성되어 있다. 이 경우, 스택 비아의 수가, 스택 비아 1개당의 허용 전류값과, 제 1 배선과 제 3 배선 사이를 흐르는 전류량에 의해 설정되어야 한다.
이와 같이, 스택 비아의 사이에 배선을 통과시키는 것에 의해, 배선 설계시의 자유도가 높아지게 되어, 배선층 수의 삭감에 의한 저비용화와 반도체 장치의 보다 큰 고집적화가 가능하게 된다.
이하, 본 발명의 실시예에 대해서, 첨부 도면을 참조해 설명한다.
도 4는 본 발명의 실시예의 반도체 장치의 배선부를 나타내는 평면도, 도 5 는 도 4의 III-III선에 의한 종단면도, 도 6은 도 5의 IV-IV선의 위치에서의 횡단면도이다. 단, 도 5에서는 배선 (1A)보다도 밑의 절연층 및 반도체 기판의 도시를 생략하고 있다.
도 4에서는, 소정의 소자(셀)가 형성된 반도체 기판 (10) 위에, 절연층을 개재시켜 적층된 4층의 배선층을 나타내고 있다. 단, 이 도 4에서는 4층의 배선층만을 도시하고 있지만, 이들 배선층의 위 또는 아래에 다른 배선층이 형성되어 있어도 좋다.
본 실시예에서는, 이들 4층의 배선층을 반도체 기판 (10)에 가까운 쪽의 배선층으로부터 차례로, 제 1 배선층, 제 2 배선층, 제 3 배선층, 제 4 배선층이라고 한다. 또한, 제 2 배선층 및 제 3 배선층을, 중간 배선층이라고도 한다.
제 1 및 제 3 배선층에는, 주로 수평 방향(X방향)으로 달리는 배선 (1A, 3A)가 형성되고, 제 2 및 제 4 배선층에는, 주로 수직 방향(Y방향)으로 달리는 배선 (2A, 4A)가 형성된다. 이들 배선 (1A, 2A, 3A, 4A)의 폭이나 배선 간격은, 설계 규약에 따라 결정된다. 또한, 설계 규약은, 제조 공정상의 제약이나 반도체 장치에 요구되는 전기적 사양 등에 의해 결정된다.
다른 배선층의 배선은, 배선층 사이에 배치된 절연층을 관통하는 비아 (11)에 의해 전기적으로 접속된다. 비아 (11)의 크기도, 설계 규약에 따라 결정된다. 더욱이, 비아 (11)에는, 배선과 배선을 접속하는 것과, 반도체 기판 (10)에 형성된 소자(셀)와 배선을 접속하는 것이 있다.
예를 들면, 신호선과 같이 비교적 적은 전류 밖에 흐르지 않는 세폭의 배선 의 경우는, 1개의 비아 (11)에 의해 다른 배선과 접속된다. 복수의 배선층에 걸쳐 전기적 접속을 하는 경우는, 스택 비아가 이용된다. 전원선과 같이 비교적 큰 전류가 흐르는 대폭의 배선은, 복수의 스택 비아에 의해 다른 배선과 접속된다. 배선층이 2층 이상 다른 대폭의 배선들끼리의 접속인 경우, 스택 비아의 위치는 후술하는 설계 방법으로 결정되고, 스택 비아 사이에 중간 배선층의 배선을 통과시킬 수 있는 공간이 제공된다.
이하, 도 4중의 III -III선의 위치에서의 배선 (4A)와 배선 (1A)와의 접속부의 설계 방법에 대해서, 도 7로 나타내는 플로우차트 및 도 8(a)∼8(d)에 나타내는 모식도를 참조해 설명한다.
우선, 배선 (1A)와 배선 (4A)와의 접속부를 설계하는 경우, 반도체 기판 (10)에 형성되는 소자의 사양으로부터, 이들 2개의 배선 (1A, 4A)에 흐르는 전류량의 견적을 한다(스텝 S11). 여기에서는, 배선 (4A)로부터 배선 (1A)에 흐르는 전류량의 최대치(허용 전류값)를 IL로 한다.
다음으로, 배선 (1A)와 배선 (4A)의 접속에 필요한 스택 비아의 수를 결정한다(스텝 S12). 설계 규약으로 결정된 스택 비아 1개당의 최대 전류량(허용 전류값)을 IVIA로 하면, 배선 (1A)와 배선 (4A)의 접속에 필요한 스택 비아의 수는, 하기 수식 (1)에 의해 구해진다.
[수식 1]
Figure 112002007810518-pat00001
단, 수식 (1)에 있어서, 소수점 이하는 올림한다.
스택 비아의 구조(비아의 크기, 비아와 비아 사이의 패드의 크기 및 스택 비아 사이의 간격 등)는, 설계 규약을 기초로 작성된 CAD 툴의 라이브러리에 의해서 결정되어 있다. 또한, 배선의 폭에 따라, 배선의 폭방향에 나란한 스택 비아의 수 m도, 설계 규약으로 결정되어 있다.
그 후, 비아의 위치를 결정하기 위해 사용하는 가상 배선의 개수 x를 하기 수식 (2)에 의해 결정한다(스텝 S13).
[수식 2]
x=n/m
단, 수식 (2)에 있어서, 소수점 이하는 올림한다.
다음으로, 가상 배선을, 배선 (1A) 위쪽의 배선 (4A)의 형성 영역 내에 배치한다(스텝 S14). 본 실시예에서는, 가상 배선의 폭은 스택 비아의 폭과 같게 한다. 단, 본 발명에서는 이에 한정되지 않고, 가상 배선의 폭은, 설계 규약으로 결정되는 스택 비아가 배치 가능한 폭이면 좋다.
또한, 배선 (4A)의 형성 영역 내이면, 각각의 가상 배선의 간격을 균등하게 해도 좋고, 배선 (4A)의 폭방향의 양 단부 근방에 가상 배선을 설계 규약으로 결정되는 최소의 간격으로 배치하여, 중앙부에 큰 공간이 있을 수 있도록 해도 좋다. 여기에서는, 도 8(a)에서 나타내는 것처럼, 가상 배선 (4B)의 개수가 수식 (2)의 계산 결과 4개로 정해지고, 이들 가상 배선 (4B)를, 배선 (1A) 위쪽의 배선 (4A)의 형성 영역 내에 균일한 간격으로 배치하는 것으로 한다.
다음으로, 가상 배선 (4B)와 배선 (1A)가 교차하는 곳에 스택 비아 (14)를 생성한다(스텝 S15). 도 8(b)에서는, 가상 배선 (4B)와 배선 (1A)와의 교차부 (5)를 해칭(hatching)으로 나타내고 있지만, 실제로는 도 6에서 나타내는 것처럼, 배선 (1A)의 폭에 따른 수의 스택 비아 (14)가 생성된다. 이 예에서는, 1개의 교차부(가상 배선 (4B)와 배선 (1A)와의 교차부 (5))에 대해, 배선 (1A)가 연장되는 방향에 나란한 스택 비아 (14)의 수는 2(m=2)로 하고 있다.
더욱이, 중간 배선층에는 스택 비아 (14)의 생성에 수반하여, 상하의 비아 사이를 접속하기 위한 패드 (15)가 생성된다. 이 패드 (15)는, 종래와 달리, 배선 (4A)와 배선 (1A)와의 교차부 전체에 생성하는 것은 아니고, 가상 배선 (4B)와 배선 (1A)와의 각 교차부마다 생성된다.
이와 같이 해서 스택 비아 (14)의 수 및 위치가 결정되면, 도 8(c)에서 나타내는 것처럼 가상 배선 (4B)를 삭제한다(스텝 S16). 그 다음에, 도 8(d)에서 나타내는 것처럼, 소정의 위치에 대폭의 배선 (4A)를 생성한다(스텝 S17).
이와 같이 해서 배선 (1A)와 배선 (4A)와의 접속부의 설계가 완료한 뒤, 필요에 따라서, 중간 배선층에 스택 비아 (14) 및 패드 (15)의 사이를 통과하는 배선을 생성한다. 도 5, 도 6에서는, 제 2 배선층의 배선 (2A)가 스택 비아 (14)사이의 영역(패드 (15) 사이)에 형성되고 있다.
본 실시예에 의하면, 배선 사이에 흐르는 전류량에 따라 스택 비아의 수를 결정하므로, 배선 접속부에 요구되는 전기적 사양을 만족할 수 있다. 그리고, 대폭의 배선 사이의 접속부의 스택 비아의 수를 필요 충분한 수로 하고, 배선 접속부의 영역 내에 다른 배선을 통과시키는 것이 가능한 공간을 제공하므로, 배선 접속부를 우회하도록 중간 배선층의 배선을 생성할 필요가 없어진다. 이에 의해, 예를 들면 도 4에서 나타내는 것처럼, 중간층의 배선 패턴이 단순화되어, 종래에 비해 배선 설계시의 자유도가 현저하게 향상된다. 또한, 배선 설계시의 자유도가 높아지는 것에 의해, 배선층 수의 삭감에 의한 저비용화와 반도체 장치의 보다 큰 고집적화가 가능하게 되는 효과를 얻을 수 있다.
이상 설명한 것처럼, 본 발명의 배선 접속부 설계 방법에 의하면, 제 1 배선과 제 2 배선 사이에 흐르는 전류량을 기초로 제 1 배선과 제 2 배선의 접속에 필요한 스택 비아의 수를 결정하고, 그 스택 비아의 수를 기초로 가상 배선의 개수를 결정하고, 제 1 배선 위쪽의 제 2 배선의 형성 영역에 가상 배선을 배치하고, 제 1 배선과 가상 배선이 교차하는 부분에 스택 비아를 생성하므로, 제 1 배선과 제 2 배선의 접속부에서의 전기적 요구를 만족시킬 뿐만 아니라, 스택 비아 사이에 다른 배선을 통과시키는 것이 가능하게 되어, 배선 설계시의 자유도가 종래에 비해서 큰 폭으로 향상된다. 이에 의해, 배선층 수의 삭감에 의한 저비용화와 반도체 장치의 보다 큰 고집적화가 가능하게 된다는 효과가 있다.
또한, 본 발명의 반도체 장치에 의하면, 제 1 배선과 제 3 배선을 전기적으로 접속하는 복수의 스택 비아 사이를 통과하는 제 2 배선이 형성되어 있으므로, 배선 설계시의 자유도가 높아지게 되어, 배선층 수의 삭감에 의한 저비용화와 반도체 장치의 보다 큰 고집적화가 가능하게 된다.

Claims (12)

  1. 반도체 기판 위쪽의 서로 다른 배선층에 형성되는 제 1 배선과 제 2 배선의 배선 접속부 설계 방법에 있어서,
    상기 제 1 배선과 상기 제 2 배선 사이에 흐르는 전류량을 기초로 상기 제 1 배선과 상기 제 2 배선의 접속에 필요한 스택 비아의 수를 결정하는 공정과,
    상기 스택 비아의 수를 기초로 가상 배선의 개수를 결정하는 공정과,
    상기 제 1 배선 위쪽의 상기 제 2 배선의 형성 영역 내에 상기 가상 배선을 복수개 배치하는 공정과,
    상기 제 1 배선과 상기 복수의 가상 배선이 교차하는 부분에 복수의 스택 비아를 생성하는 공정과,
    상기 가상 배선을 삭제하는 공정과,
    상기 제 2 배선을 생성하는 공정을 갖는 것을 특징으로 하는 배선 접속부 설계 방법.
  2. 제 1 항에 있어서,
    상기 제 1 배선 및 상기 제 2 배선 사이의 상기 복수의 스택 비아에 대응하는 위치에, 각각 패드를 생성하는 것을 특징으로 하는 배선 접속부 설계 방법.
  3. 제 1 항에 있어서,
    상기 복수의 스택 비아 사이를 통과하는 제 3 배선을 생성하는 것을 특징으로 하는 배선 접속부 설계 방법.
  4. 제 1 항에 있어서,
    상기 제 2 배선의 형성 영역 내에 상기 가상 배선을 일정한 간격으로 균일하게 배치하는 것을 특징으로 하는 배선 접속부 설계 방법.
  5. 반도체 기판과, 상기 반도체 기판 상에 절연층을 개재시켜 차례로 적층된 제 1, 제 2 및 제 3 배선층을 갖는 반도체 장치에 있어서,
    상기 제 1 배선층 내의 제 1 배선과 상기 제 3 배선층 내의 제 3 배선과의 교차부에 병렬로 배치되어 상기 제 1 배선과 상기 제 3 배선을 전기적으로 접속하는 복수의 스택 비아와,
    상기 제 2 배선층 내에 형성되어 상기 복수의 스택 비아 사이를 통과하는 제 2 배선을 갖고,
    상기 복수의 스택 비아의 수는 상기 제 1 배선과 상기 제 3 배선의 사이에 흐르는 전류량을 기초로 결정되는 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 복수의 스택 비아는, 상기 제 2 배선층 내의 각각의 스택 비아에 대응하는 위치에 각각 형성된 패드를 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 제 2 배선은 상기 복수의 패드 사이의 영역에 형성된 것을 특징으로 하는 반도체 장치.
  8. 제 5 항에 있어서,
    상기 복수의 스택 비아가 상기 제 3 배선의 폭방향으로 일정한 간격으로 균일하게 나란히 있는 것을 특징으로 하는 반도체 장치.
  9. 반도체 기판과, 상기 반도체 기판 상에 절연층을 개재시켜 차례로 적층된 제 1, 제 2 및 제 3 배선층을 갖는 반도체 장치에 있어서,
    상기 제 1 배선층 내의 제 1 배선과 상기 제 3 배선층 내의 제 3 배선과의 교차부에 배치되어 상기 제 1 배선과 상기 제 3 배선을 전기적으로 접속하는 복수의 스택 비아와,
    상기 제 2 배선층 내에 형성되어 상기 복수의 스택 비아 사이를 통과하는 제 2 배선을 갖고,
    상기 복수의 스택 비아는 상기 제 1 배선 및 상기 제 3 배선중 두꺼운 쪽의 배선의 폭방향을 따라 나란히 배치되고, 상기 제 2 배선은 상기 복수의 스택 비아 사이에 상기 두꺼운 쪽의 배선의 길이 방향으로 연장하도록 배치된 것을 특징으로 하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 복수의 스택 비아는 상기 제 2 배선층 내의 각각의 스택 비아에 대응하는 위치에 각각 형성된 패드를 포함하는 것을 특징으로 하는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 제 2 배선은 상기 복수의 패드 사이의 영역에 형성된 것을 특징으로 하는 반도체 장치.
  12. 제 9 항에 있어서,
    상기 복수의 스택 비아가 상기 두꺼운 쪽의 배선의 폭방향으로 일정한 간격으로 균일하게 나란히 있는 것을 특징으로 하는 반도체 장치.
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