JP2003086681A - 配線接続部設計方法及び半導体装置 - Google Patents

配線接続部設計方法及び半導体装置

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JP2003086681A JP2001272228A JP2001272228A JP2003086681A JP 2003086681 A JP2003086681 A JP 2003086681A JP 2001272228 A JP2001272228 A JP 2001272228A JP 2001272228 A JP2001272228 A JP 2001272228A JP 2003086681 A JP2003086681 A JP 2003086681A
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Abstract

(57)【要約】 【課題】 配線接続部に要求される電気的仕様を満足さ
せながら、配線設計時の自由度を向上できる配線接続部
設計方法及び半導体装置を提供する。 【解決手段】 まず、配線１Ａと配線４Ａとの間に流れ
る電流量を見積り、配線１Ａと配線４Ａとの接続に必要
なスタックビアの数を決める。次に、スタックビアの数
を基に、スタックビアの位置を決めるための仮想配線の
本数を決める。その後、仮想配線を配線１Ａの上方の配
線４Ａの形成領域に例えば等間隔で配置し、配線１Ａと
仮想配線との交差部にスタックビア１４を生成する。そ
の後、仮想配線を除去し、配線４Ａを生成する。必要に
応じて、スタックビア１４の間を通る配線２Ａを生成す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、相互に異なる配線
層の配線同士を複数のスタックビアで電気的に接続する
配線接続部設計方法及びその配線接続部設計方法により
設計された配線接続部を有する半導体装置に関する。
【０００２】
【従来の技術】近年、半導体装置の高集積化がより一層
加速され、それに伴って半導体装置の配線も微細化及び
多層化が促進されている。多層構造の配線層を有する半
導体装置では、複数の配線層にわたって電気的な接続を
行うためのビア（スタックビア）が必要になる。
【０００３】図６は、多層構造の配線層を有する従来の
半導体装置の配線部を示す平面図、図７は図６のＩ−Ｉ
線による縦断面図、図８は図７のII−II線の位置におけ
る横断面図である。但し、図７では、配線５１Ａよりも
下の絶縁層及び半導体基板の図示を省略している。
【０００４】図６では、所定の素子（セル）が形成され
た半導体基板５０の上に、絶縁層６０を介して積層され
た４層の配線層を示している。
【０００５】ここでは、半導体基板５０に近いほうの配
線層から順に、第１の配線層、第２の配線層、第３の配
線層、第４の配線層という。第１及び第３の配線層には
主に水平方向（Ｘ方向）に走る配線５１Ａ，５３Ａが形
成され、第２及び第４の配線層には主に垂直方向（Ｙ方
向）に走る配線５２Ａ，５４Ａが形成される。これらの
配線５１Ａ，５２Ａ，５３Ａ，５４Ａの幅や配線間隔
は、設計規約（デザインルール）にしたがって決定され
る。
【０００６】異なる配線層の配線は、配線層間に設けら
れた絶縁層６０を貫通するビア６１を介して電気的に接
続される。ビア６１の大きさも、設計規約にしたがって
決められる。なお、ビア６１には、配線と配線とを接続
するものと、半導体基板５０に形成された素子（セル）
と配線とを接続するものとがある。
【０００７】例えば、配線層が相互に異なる２本の細幅
の配線の場合には、１個のビア６１により電気的に接続
される。しかし、配線５４Ａ，５１Ａのように太幅の配
線同士を接続する場合には、図７，図８に示すように配
線５４Ａ，５１Ａが交差する部分全体に、設計規約で決
まる大きさのビア６１を、設計規約で決まる間隔で均一
に配置する。また、複数の配線層にわたって電気的接続
をとる場合は、この図７，図８に示すように、配線５４
Ａと配線５１Ａとの間の配線層（第２及び第３の配線
層）に、配線５４Ａ，５１Ａが交差する領域全体にわた
ってパッド６２を設け、これらのパッド６２を介してビ
ア６１を上下方向に積み上げるように配置する。
【０００８】一般的に、各配線層の配線の幅や配線パタ
ーン、及びビアの大きさ、位置及び数等は、半導体装置
用レイアウトＣＡＤ（Computer-Aided Design ）ツール
により設計される。また、設計規約は、製造プロセス上
の制約や、半導体装置に要求される電気的仕様などによ
り決まる。図７に示すように上下方向に積み重ねたビア
をスタックビアという。
【０００９】
【発明が解決しようとする課題】本願発明者らは、上述
した構造の配線接続部を有する従来の半導体装置には、
以下に示す問題点があると考えている。
【００１０】上述したように、従来の半導体装置では、
太幅の配線同士を電気的に接続する場合に、配線の交差
する領域全体にわたって多数のスタックビアを均一に配
置する。このため、例えば、第１配線層の太幅の配線５
１Ａと第４配線層の太幅の配線５４Ａとを接続する場合
に、図６に示すように配線５１Ａ，５４Ａが交差する領
域に他の配線を通すことができず、この領域を迂回する
ようにして他の配線を配置することが必要になる。図６
に示す例では、矢印を付した配線が、配線５１Ａと配線
５４Ａとを接続するためのスタックビアが存在するため
に、配線５１Ａと配線５４Ａとの交差部（配線接続部）
を迂回するように配置された配線である。
【００１１】このように、従来の半導体装置では太幅の
配線同士の接続領域を迂回するように他の配線を配置す
る必要があるので、配線が長くなって電気的な特性の劣
化の原因になるとともに、配線設計時の自由度が低下す
る。配線設計時の自由度が低くなると配線層の層数を更
に増加しなければならないこともあり、製造コストの増
加や製造歩留まりの低下を招く。
【００１２】本発明は、配線接続部に要求される電気的
仕様を満足させながら、配線設計時の自由度を向上でき
る配線接続部設計方法及び半導体装置を提供することを
目的とする。
【００１３】
【課題を解決するための手段】本発明の配線接続部設計
方法は、半導体装基板の上方の相互に異なる配線層に形
成される第１の配線と第２の配線との配線接続部の設計
方法において、前記第１の配線と前記第２の配線との間
に流れる電流量を基に前記第１の配線と前記第２の配線
との接続に必要なスタックビアの数を決める工程と、前
記スタックビアの数を基に仮想配線の本数を決める工程
と、前記第１の配線の上方の前記第２の配線の形成領域
内に前記仮想配線を配置する工程と、前記第１の配線と
前記仮想配線とが交差する部分にスタックビアを生成す
る工程と、前記仮想配線を削除する工程と、前記第２の
配線を生成する工程とを有することを特徴とする。
【００１４】本発明の配線接続部設計方法においては、
まず、第１の配線と第２の配線との間に流れる電流量を
見積る。これは、例えば半導体基板に形成される素子の
電気的仕様により決まる。
【００１５】その後、第１の配線と第２の配線との間に
流れる電流量を基に、第１の配線と第２の配線との接続
に必要なスタックビアの数を決める。１つのスタックビ
アに流すことができる電流量は設計規約で決まっている
ので、第１の配線と第２の配線との接続に必要なスタッ
クビアの数は計算により求めることができる。
【００１６】次に、スタックビアの数を基に、仮想配線
の本数を決める。仮想配線は、スタックビアの位置を決
めるために一時的に導入する配線である。本発明では、
仮想配線と第１の配線との交差部にスタックビアを配置
するが、１本の仮想配線に対して何個のスタックビアを
配置するのかは、第１の配線の幅と設計規約とにより決
まる。
【００１７】上記工程で仮想配線の本数が決まった後、
第１の配線の上方の第２の配線の形成領域内に、これら
の仮想配線を配置する。この場合、第２の配線の形成領
域内に仮想配線を等間隔で均一に配置してもよいし、第
２の配線の形成領域の端部から設計規約で決まる最小間
隔で仮想配線を配置することによって中央部に大きな空
間が形成されるようにしてもよい。また、スタックビア
間を通る他の配線（第３の配線）の経路（トラック）を
考慮して仮想配線の位置を決めてもよい。第３の配線の
経路は設計規約により定義される。
【００１８】次に、第１の配線と仮想配線との交差する
部分にスタックビアを生成する。このようにして、スタ
ックビアの位置が決まる。
【００１９】その後、仮想配線を削除して、第２の配線
を所定の位置に生成する。これにより、第１の配線と第
２の配線との接続部の設計が完了する。
【００２０】本発明においては、上記のようにしてスタ
ックビアの数及び位置を決めるので、第１の配線と第２
の配線との接続部における電気的要求を満足させること
ができるだけでなく、スタックビアの間に他の配線を通
すことが可能になり、配線設計時の自由度が従来に比べ
て大幅に向上する。これにより、配線層数の削減による
低コスト化や、半導体装置のより一層の高集積化が可能
になる。
【００２１】本発明の半導体装置は、半導体基板と、前
記半導体基板上に絶縁層を介して順番に積層された第
１、第２及び第３の配線層とを有する半導体装置におい
て、前記第１の配線層内の第１の配線と前記第３の配線
層内の第３の配線との交差部に配置されて前記第１の配
線と前記第３の配線とを電気的に接続する複数のスタッ
クビアと、前記第２の配線層内に形成されて前記複数の
スタックビアの間を通る第２の配線とを有することを特
徴とする。
【００２２】本発明の半導体装置は、第１の配線と第３
の配線とを電気的に接続する複数のスタックビアの間を
通る第２の配線が形成されている。この場合、スタック
ビアの数が、スタックビア１個当たりの許容電流値と、
第１の配線と第２の配線との間を流れる電流量とにより
設定されていることが必要である。
【００２３】このように、スタックビアの間に配線を通
すことにより、配線設計時の自由度が高くなり、配線層
数の削減による低コスト化や、半導体装置のより一層の
高集積化が可能になる。
【００２４】
【発明の実施の形態】以下、本発明の実施の形態につい
て、添付の図面を参照して説明する。
【００２５】図１は本発明の実施の形態の半導体装置の
配線部を示す平面図、図２は図１のIII −III 線による
縦断面図、図３は図２のIV−IV線の位置における横断面
図である。但し、図２では配線１Ａよりも下の絶縁層及
び半導体基板の図示を省略している。
【００２６】図１では、所定の素子（セル）が形成され
た半導体基板１０の上に、絶縁層を介して積層された４
層の配線層を示している。但し、この図１では４層の配
線層のみを図示しているが、これらの配線層の上又は下
に他の配線層が形成されていてもよい。
【００２７】本実施の形態では、これら４層の配線層を
半導体基板１０に近いほうの配線層から順に、第１の配
線層、第２の配線層、第３の配線層、第４の配線層とい
う。また、第２の配線層及び第３の配線層を、中間配線
層ともいう。
【００２８】第１及び第３の配線層には、主に水平方向
（Ｘ方向）に走る配線１Ａ，３Ａが形成され、第２及び
第４の配線層には、主に垂直方向（Ｙ方向）に走る配線
２Ａ，４Ａが形成される。これらの配線１Ａ，２Ａ，３
Ａ，４Ａの幅や配線間隔は、設計規約にしたがって決定
される。また、設計規約は、製造プロセス上の制約や、
半導体装置に要求される電気的仕様などにより決まる。
【００２９】異なる配線層の配線は、配線層間に設けら
れた絶縁層を貫通するビア１１により電気的に接続され
る。ビア１１の大きさも、設計規約に従って決められ
る。なお、ビア１１には、配線と配線とを接続するもの
と、半導体基板１０に形成された素子（セル）と配線と
を接続するものとがある。
【００３０】例えば、信号線のように比較的小さな電流
しか流れない細幅の配線の場合は、１個のビア１１によ
り他の配線と接続される。複数の配線層にわたって電気
的接続をとる場合は、スタックビアが用いられる。電源
線のように比較的大きな電流が流れる太幅の配線は、複
数のスタックビアにより他の配線と接続される。配線層
が２層以上異なる太幅の配線同士の接続の場合、スタッ
クビアの位置は後述する設計方法で決められ、スタック
ビア間に中間配線層の配線を通すことが可能な空間が設
けられる。
【００３１】以下、図１中のIII −III 線の位置におけ
る配線４Ａと配線１Ａとの接続部の設計方法について、
図４に示すフローチャート、及び図５（ａ）〜（ｄ）に
示す模式図を参照して説明する。
【００３２】まず、配線１Ａと配線４Ａとの接続部を設
計する場合、半導体基板１０に形成される素子の仕様か
ら、これら２本の配線１Ａ，４Ａに流れる電流量を見積
る（ステップＳ１１）。ここでは、配線４Ａから配線１
Ａに流れる電流量の最大値（許容電流値）をＩL とす
る。
【００３３】次に、配線１Ａと配線４Ａとの接続に必要
なスタックビアの数を決める（ステップＳ１２）。設計
規約で決められたスタックビア１個当たりの最大電流量
（許容電流値）をＩVIA とすると、配線１Ａと配線４Ａ
との接続に必要なスタックビアの数は、下記（１）式に
より求まる。
【００３４】ｎ＝ＩL ／ＩVIA …（１） 但し、（１）式において、小数点以下は切り上げとす
る。
【００３５】スタックビアの構造（ビアの大きさ、ビア
とビアとの間のパッドの大きさ及びスタックビア間の間
隔など）は、設計規約に基づいて作成されたＣＡＤツー
ルのライブラリによって決められている。また、配線の
幅に応じて、配線の幅方向に並ぶスタックビアの数ｍ
も、設計規約で決まっている。
【００３６】その後、ビアの位置を決定するために用い
る仮想配線の本数ｘを、下記（２）式により決める（ス
テップＳ１３）。
【００３７】ｘ＝ｎ／ｍ …（２） 但し、（２）式において、小数点以下は切り上げとす
る。
【００３８】次に、仮想配線を、配線１Ａの上方の配線
４Ａの形成領域内に配置する（ステップＳ１４）。本実
施の形態では、仮想配線の幅はスタックビアの幅と同じ
とする。但し、本発明ではこれに限定されず、仮想配線
の幅は、設計規約で決まるスタックビアが配置可能な幅
であればよい。
【００３９】また、配線４Ａの形成領域内であれば、そ
れぞれの仮想配線の間隔を均等にしてもよく、配線４Ａ
の幅方向の両端部近傍に仮想配線を設計規約で決まる最
小の間隔で配置して、中央部に大きな空間ができるよう
にしてもよい。ここでは、図５（ａ）に示すように、仮
想配線４Ｂの本数が（２）式の計算の結果４本に決ま
り、これらの下層配線４Ｂを、配線１Ａの上方の配線４
Ａの形成領域内に均一の間隔で配置するものとする。
【００４０】次に、仮想配線４Ｂと配線１Ａとが交差す
るところにスタックビア１４を生成する（ステップＳ１
５）。図５（ｂ）では、仮想配線４Ｂと配線１Ａとの交
差部５をハッチングで示しているが、実際には図３に示
すように、配線１Ａの幅に応じた数のスタックビア１４
が生成される。この例では、１つの交差部（仮想配線４
Ｂと配線１Ａとの交差部５）に対し、配線１Ａの延びる
方向に並ぶスタックビア１４の数は２（ｍ＝２）として
いる。
【００４１】なお、中間配線層にはスタックビア１４の
生成に伴って、上下のビア１２間を接続するためのパッ
ド１５が生成される。このパッド１５は、従来と異な
り、配線４Ａと配線１Ａとの交差部全体に生成するので
はなく、仮想配線４Ｂと配線１Ａとの交差部毎に生成さ
れる。
【００４２】このようにしてスタックビア１４の数及び
位置が決定したら、図５（ｃ）に示すように仮想配線４
Ｂを削除する（ステップＳ１６）。次いで、図５（ｄ）
に示すように、所定の位置に太幅の配線４Ａを生成する
（ステップＳ１７）。
【００４３】このようにして配線１Ａと配線４Ａとの接
続部の設計が完了した後、必要に応じて、中間配線層に
スタックビア１４及びパッド１５の間を通る配線を生成
する。図２，図３では、第２の配線層の配線２Ａがスタ
ックビア１４間の領域（パッド１５間）に形成されてい
る。
【００４４】本実施の形態によれば、配線間に流れる電
流量に応じてスタックビアの数を決めるので、配線接続
部に要求される電気的仕様を満足することができる。そ
して、太幅の配線間の接続部のスタックビアの数を必要
十分な数とし、配線接続部の領域内に他の配線を通すこ
とが可能な空間を設けるので、配線接続部を迂回するよ
うに中間配線層の配線を生成する必要がなくなる。これ
により、例えば図１に示すように、中間層の配線パター
ンが単純化されて、従来に比べて配線設計時の自由度が
著しく向上する。また、配線設計時の自由度が高くなる
ことによって、配線層数の削減による低コスト化や、半
導体装置のより一層の高集積化が可能になるという効果
が得られる。
【００４５】
【発明の効果】以上説明したように、本発明の配線接続
部設計方法によれば、第１の配線と第２の配線との間に
流れる電流量を基に第１の配線と第２の配線との接続に
必要なスタックビアの数を決め、そのスタックビアの数
を基に仮想配線の本数を決めて、第１の配線の上方の前
記第２の配線の形成領域に仮想配線を配置し、第１の配
線と仮想配線とが交差する部分にスタックビアを生成す
るので、第１の配線と第２の配線との接続部における電
気的要求を満足させるだけでなく、スタックビア間に他
の配線を通すことが可能になり、配線設計時の自由度が
従来に比べて大幅に向上する。これにより、配線層の削
減による低コスト化や、半導体装置のより一層の高集積
化が可能になるという効果を奏する。
【００４６】また、本発明の半導体装置によれば、第１
の配線と第３の配線とを電気的に接続する複数のスタッ
クビアの間を通る第２の配線が形成されているので、配
線設計時の自由度が高くなり、配線層数の削減による低
コスト化や、半導体装置のより一層の高集積化が可能に
なる。
【図面の簡単な説明】
【図１】図１は本発明の実施の形態の半導体装置の配線
部を示す平面図である。
【図２】図２は図１のIII −III 線による縦断面図であ
る。
【図３】図３は図２のIV−IV線の位置における横断面図
である。
【図４】図４は本発明の実施の形態の配線接続部設計方
法を示すフローチャートである。
【図５】図５は本発明の実施の形態の配線接続部設計方
法を示す模式図である。
【図６】図６は、多層構造の配線層を有する従来の半導
体装置の配線部を示す平面図である。
【図７】図７は図６のＩ−Ｉ線による縦断面図である。
【図８】図８は図７のII−II線の位置における横断面図
である。
【符号の説明】
１０，５０…半導体基板、 １Ａ，５１Ａ…第１の配線層の配線、 ２Ａ，５２Ａ…第２の配線層の配線、 ３Ａ，５３Ａ…第３の配線層の配線、 ４Ａ，５４Ａ…第４の配線層の配線、 ４Ｂ…仮想配線、 ５…配線の交差部、 １１，６１…ビア、 １４…スタックビア、 １５，６２…パッド、 ２０…絶縁層。

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 半導体装基板の上方の相互に異なる配線
    層に形成される第１の配線と第２の配線との配線接続部
    設計方法において、 前記第１の配線と前記第２の配線との間に流れる電流量
    を基に前記第１の配線と前記第２の配線との接続に必要
    なスタックビアの数を決める工程と、 前記スタックビアの数を基に仮想配線の本数を決める工
    程と、 前記第１の配線の上方の前記第２の配線の形成領域内に
    前記仮想配線を複数本配置する工程と、 前記第１の配線と前記複数の仮想配線とが交差する部分
    に複数のスタックビアを生成する工程と、 前記仮想配線を削除する工程と、 前記第２の配線を生成する工程とを有することを特徴と
    する配線接続部設計方法。
  2. 【請求項２】 前記第１の配線及び前記第２の配線の間
    の前記複数のスタックビアに対応する位置に、それぞれ
    パッドを生成することを特徴とする請求項１に記載の配
    線接続部設計方法。
  3. 【請求項３】 前記複数のスタックビアの間を通る第３
    の配線を生成することを特徴とする請求項１に記載の配
    線接続部設計方法。
  4. 【請求項４】 前記第２の配線の形成領域内に前記仮想
    配線を一定の間隔で均一に配置することを特徴とする請
    求項１に記載の配線接続部設計方法。
  5. 【請求項５】 半導体基板と、前記半導体基板上に絶縁
    層を介して順番に積層された第１、第２及び第３の配線
    層とを有する半導体装置において、 前記第１の配線層内の第１の配線と前記第３の配線層内
    の第３の配線との交差部に配置されて前記第１の配線と
    前記第３の配線とを電気的に接続する複数のスタックビ
    アと、 前記第２の配線層内に形成されて前記複数のスタックビ
    アの間を通る第２の配線とを有することを特徴とする半
    導体装置。
  6. 【請求項６】 前記複数のスタックビアは、前記第２の
    配線層内の各々のスタックビアに対応する位置にそれぞ
    れ形成されたパッドを含むことを特徴とする請求項５に
    記載の半導体装置。
  7. 【請求項７】 前記第２の配線は、前記複数のパッドの
    間の領域に形成されたことを特徴とする請求項６に記載
    の半導体装置。
  8. 【請求項８】 前記複数のスタックビアが、前記第３の
    配線の幅方向に一定の間隔で均一に並んでいることを特
    徴とする請求項５に記載の半導体装置。
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