JP4820542B2 - 半導体集積回路 - Google Patents

Description

本発明は、半導体集積回路に関し、特に、電源配線でのＩＲドロップ量及び電流の最適化を目的とした電源配線構造に関するものである。

近年、チップに搭載される半導体デバイスの個数は、その微細化に伴い年々増加の一途をたどり、電源配線についても、その長距離化及び細線化が余儀なくされている。また、シグナルインテグリティ(Signal Integrity)を如何に保証するかという課題が顕在化して来ており、特に、電源配線におけるＩＲドロップやエレクトロマイグレーション（Electro Migration、以下、ＥＭと記述する）への対策が重要な課題となっている。

以下、これら電源配線におけるＩＲドロップ及びＥＭに対する解決策としての従来技術を説明する。

いま、微細化による半導体デバイスのスケーリング係数をｋとすると、半導体デバイスへの影響を従来の製造プロセスと同程度とするためには、電源配線の配線長、配線幅、配線間隔、配線膜厚の各々は同じスケーリング係数ｋで縮小することになる。その結果、電源配線の単位長さ当りの配線抵抗はスケーリング係数ｋの２乗倍に増加し、電源配線の高抵抗化によるＩＲドロップが半導体デバイスの動作信頼性を低下させる原因となっている。このようなＩＲドロップによる課題への対策案として、従来、例えば特許文献１に記載された技術がある。

図１２は、前記特許文献１に開示された電源配線の配置方法に関する従来技術である。同図において、半導体チップ１００には、内部回路に電源電圧を供給する垂直方向及び水平方向に延びる格子状の電源配線１１０及びグランド配線１２０が配置されている。前記格子状電源配線１１０には、外部からの電源電圧を供給する電源パッド１３０が接続され、同様に、格子状グランド配線１２０にもグランドパッド１４０が接続されている。

また、図１２において、前記格子状電源配線１１０及びグランド配線１２０を各々補強するために、補強電源配線１５０及び補強グランド配線１６０が配置されている。前記補助電源配線１５０は、前記電源パッド１３０とは独立に配置された電源パッド１７０に接続されると共に、更に分岐しつつ前記格子状電源配線１１０に接続されている。同様に、補助グランド配線１６０は、前記グランドパッド１４０とは独立に配置されたグランドパッド１８０に接続されると共に、更に分岐しつつ前記格子状グランド配線１２０に接続される。

このように前記特許文献１の電源配線構造では、電源パッド１３０とは独立の電源パッド１７０に接続された補助電源配線１５０を格子状電源配線１１０に接続すると共に、グランドパッド１４０とは独立のグランドパッド１８０に接続された補助グランド配線１６０を格子状グランド配線１２０に接続することにより、ＩＲドロップを回路動作に影響を及ぼさない範囲内に抑制することが可能である。

一方、半導体デバイスのスケーリングが係数ｋで縮小され、同様に電源配線の配線長、配線幅、配線間隔、配線膜厚もスケーリング係数ｋで縮小されたときには、電源配線の電流密度はｋ倍となる。このような電源配線における電流密度の増加は、ＥＭによる断線発生率を上昇させる。ＥＭは配線中の金属原子と配線を通過する電子との相互作用によって金属原子が拡散する現象であって、配線の陰極側でボイドを発生させて、オープン不良を引き起こすか、又は配線の陽極側でヒロックやウィスカを成長させて、ショート不良を引き起こす原因となる。このようなＥＭによる課題への対策案として、従来、例えば特許文献２に記載される技術がある。

図１３は、前記特許文献２に開示された電源配線構造を示す。同図において、垂直方向の複数の配線トラックＹ０〜Ｙ３は等間隔であるが、水平方向の複数の配線トラックＸ０〜Ｘ６は２種類の間隔を有している。すなわち、第１の間隔を有する配線トラックＸ１〜Ｘ３、Ｘ４〜Ｘ６、及び、前記第１の間隔よりも狭い第２の間隔を有する配線トラックＸ０〜Ｘ１、Ｘ３〜Ｘ４によって水平方向の線群が規定されている。この構造では、例えば、配線チャネル格子を構成する配線トラックＸ２に沿って形成される電源配線２００と、配線トラックＸ５に沿って形成される電源配線２１０とを太い配線幅に形成することができる。このように、ある配線トラックのピッチを他の配線トラックのピッチよりも広く設定すれば、電源配線の配線幅の拡大が可能であり、その結果、その電源配線の配線断面積が増加して、ＥＭによる配線歩留りの低下が有効に抑制できる。

また、前記ＥＭによる課題に対する他の対策案として、例えば、特許文献３に記載される技術がある。図１４は、前記特許文献３に開示された電源配線構造を示す。同図において、第１層配線３２０は、細線の信号配線であって、コンタクト３１０により半導体基板３００と接続されると共に、ビア３３０により第３層配線３４０と接続されている。一方、第１層の電源配線３５０と第２層の電源配線３６０とはビアを介さずに直接に接している。前記第１層配線３５０は、コンタクト３１０により前記半導体基板３００と接続され、前記第２層配線３６０は、ビア３７０により第３層配線３４０と接続されている。このような電源配線構造では、第２層の電源配線３６０の分、電源配線３５０の断面積が増加したに等しくなり、ＥＭ耐性の強化が可能である。
特開平１１−４５９７９号公報 特開平１０−５６１６２号公報 特開平８−４６０４９号公報

しかしながら、前記ＩＲドロップに対する解決策として、特許文献１の技術を用いた場合に、上層の格子状電源配線１１０から下層のセルに対して電源供給をするに際しては、その格子状電源配線１１０とその下層のセル内のセル電源配線とを、この両層間の絶縁層中に形成するビアによって直接に接続することになる。このとき、ＩＲドロップ対策として補助電源配線１５０からも電源供給がある関係上、セル電源配線のビア接続箇所では、電流密度が増大するため、セル電源配線の配線幅を広く確保して、セル電源配線の最大許容電流密度基準を越えないように対処する必要がある。従って、セルの面積を縮小しようとして、セル電源配線の配線幅を縮小することは困難であり、セルの面積は大きくなる。

一方、セル電源配線の最大許容電流密度に対する解決策、すなわち、ＥＭ耐性改善策として、前記特許文献２の技術を用いた場合には、特許文献２記載の技術がゲートアレイセルへの適用を目的としているために、標準セル方式に適用する場合には、セル電源配線とセルグランド配線との間の距離が広がって、各セルの面積が増大し、結果的に半導体チップの面積増大を招く欠点がある。

更に、ＥＭ耐性改善策として、前記特許文献３の技術を用いた場合には、第１層の電源配線３５０と第２層の電源配線３６０とが直接に接して、配線膜厚が増加するために、この両電源配線３５０、３６０の側面と、それに近接する信号配線３２０とのフリンジ容量が無視できなくなり、近接する信号配線３２０とのクロストークが原因となって、信号配線３２０中の信号の伝搬遅延が増大したり、ノイズの原因となる欠点がある。

本発明は、前記の課題に着目してなされたものであり、その目的は、セルの面積の増大を招かず、且つ、近接する信号配線とのクロストーク等を有効に抑制しつつ、上層の電源配線から下層のセル電源配線に電源供給する際の電流集中を抑制して，ＥＭ断線に対する信頼性の向上を図ることにある。

前記の目的を達成するために、本発明では、上層の電源配線と下層のセル電源配線との間に補助電源配線を新たに配置し、この補助電源配線から下層のセル電源配線への電源供給を、複数のビアを介して行う構成とする。これにより、セル電源配線の配線幅を拡げる必要をなくして、セルの面積の拡大を防止すると共に、セル電源配線の膜厚も増加させる必要もなくして、近接する信号配線とのクロストークをも防止する。

具体的に、請求項１記載の発明の半導体集積回路は、セルを複数個備えた半導体集積回路であって、前記各セルに形成されたセル電源配線と、前記セル電源配線よりも上層に配置された補助電源配線とを備え、前記セル電源配線と前記補助電源配線とは、２つのビアにより接続されていて、前記補助電源配線から前記２つのビアを介して前記セル電源配線に電源供給され、前記補助電源配線の上層には、上層電源配線が配置され、前記上層電源配線と前記補助電源配線とは、１つ以上のビアにより接続されていて、前記上層電源配線から前記１つ以上のビアを介して前記補助電源配線に電源供給され、前記セル電源配線と前記補助電源配線とを接続する２つのビアは、前記補助電源配線と前記上層電源配線とを接続する１つのビアを中心として、相互に反対方向に所定間隔隔てて配置されていることを特徴とする。

請求項２記載の発明は、前記請求項１に記載の半導体集積回路において、前記補助電源配線は、その配線幅が、前記セル電源配線の配線幅よりも太いことを特徴とする。

請求項３記載の発明は、前記請求項１及び２の何れか１項に記載の半導体集積回路において、前記上層電源配線は、格子状に配置された格子状電源配線であることを特徴とする。

請求項４記載の発明は、前記請求項１〜３の何れか１項に記載の半導体集積回路において、前記セル電源配線と前記補助電源配線とを接続する２つのビア間には、複数個のセルが位置していることを特徴とする。

請求項５記載の発明は、前記請求項１〜４の何れか１項に記載の半導体集積回路において、前記セル電源配線と前記補助電源配線とを接続する２つのビア間には、前記各セルの内部に配置され且つ前記セル電源配線に接続されたセル内電源配線が複数本位置していることを特徴とする。

以上により、請求項１〜５記載の発明では、下層のセル電源配線とその上層の補助電源配線とが２つのビアにより接続されるので、補助電源配線から下層のセル電源配線に電源供給する場合に、補助電源配線からの電流は２つのビアで分岐されるので、セル電源配線の２つ以上のビア接続箇所での電流集中が緩和されて、この各箇所でのＥＭによる金属配線の断線が有効に防止される。

特に、請求項２記載の発明では、上層電源配線から補助電源配線への電源供給については、上層電源配線から１つのビアを介して補助電源配線に電源供給されて、補助電源配線のビア接続箇所での電流密度が大きくなる状況であるが、この補助電源配線の配線幅が太いので、補助電源配線の断面積が拡大して、その分、補助電源配線のビア接続箇所での電流密度が小さくなって、最大許容値未満に抑えることが容易である。しかも、補助電源配線の配線幅が太くても、この補助電源配線は、セルに形成されるセル電源配線の上層の配線層に配線されて、各セルの面積とは無関係であるので、各セルの面積を縮小でき、ひいてはチップ面積を縮小することが可能である。

また、請求項３記載の発明では、上層電源配線から補助電源配線に電源供給する場合に、その上層電源配線が格子状電源配線で構成されるので、セル電源配線に至るまでのＩＲドロップが十分に抑制されて、セルの内部回路の誤動作が有効に防止される。

更に、請求項１記載の発明では、上層電源配線から補助電源配線を介してセル電源配線に電源供給する際に、上層電源配線から電流は、１つのビアを介して補助電源配線に供給された後、一方向及びその反対方向に分岐して各々１つのビアを介して下層のセル電源配線に供給される。その結果、補助電源配線からの電流量がほぼ等分に分配されて下層のセル電源配線に供給されるので、セル電源配線の各ビア接続箇所での電流集中が効果的に緩和される。

加えて、請求項４、５記載の発明では、補助電源配線と下層のセル電源配線との間の２つのビアの間には、設定個数以上のセルや、セル電源配線に接続された設定本数以上のセル内電源配線が位置したり、又は、その２つのビア間のセル電源配線の電流密度が設定値以下となっているので、セル電源配線での単位断面積当りの電流密度が有効に緩和され、従って、下層のセル電源配線の配線幅を縮小することが可能である。

以上説明したように、請求項１〜５記載の発明の半導体集積回路によれば、上層の電源配線と下層のセル電源配線との中間層に補助電源配線を新たに配置し、この補助電源配線と下層のセル電源配線とを２つ以上のビアを介して接続する構成としたので、セル電源配線のビア接続箇所での電流密度を最大許容値未満に確実に下げることができて、ＥＭ断線に対する信頼性の向上を図ることができると共に、セル電源配線自体の配線幅や膜厚を増加する必要をなくして、セルの面積の縮小及び、セル電源配線に近接する信号配線との間のクロストーク等を有効に抑制できる効果を奏する。

特に、請求項３記載の発明の半導体集積回路によれば、上層の電源配線が格子状の電源構造であるので、セル電源配線へのＩＲドロップ量を有効に抑制できる。

また、請求項４、５記載の発明の半導体集積回路によれば、中間層の補助電源配線から下層のセル電源配線への電源供給に際して、セル電源配線のビア接続箇所間隔である電流分岐間隔を適切にしたので、下層のセル電源配線の単位断面積当りの電流密度を緩和できて、下層のセル電源配線の配線幅の縮小が可能である。

以下、本発明の実施形態の半導体集積回路を図面に基づいて説明する。

（第１の実施形態）
図１及び図２は、本発明の第１の実施形態の半導体集積回路の電源配線構造を示す。

図１は同半導体集積回路の電源配線構造の平面図である。同図では、水平方向に配置された複数本の上層の水平方向電源配線５０と、これ等の電源配線５０よりも下層で垂直方向に配置された複数の上層の垂直方向電源配線４０とが交差して、全体として格子状に配置されている。これ等の水平方向電源配線５０と垂直方向電源配線４０とは、複数の交点において、各々、１つのビア４５により接続されている。これ等の接続は１つのビア４５だけでなく、２つ以上のビアを用いても良い。

尚、図１には図示しないが、前記格子状の上層の電源配線５０、４０の下方には、図７に拡大詳示するように、上層の２本の水平方向電源配線５０、５０間に、複数個の標準セル６０が２列に水平方向に並んで配置される。

更に、図１において、前記上層の垂直方向電源配線４０よりも下層には、前記上層の水平方向電源配線５０と同一方向に延びる補助電源配線３０が配置されている。前記補助電源配線３０は、前記上層の垂直方向電源配線４０と１つのビア３５により接続されている。このビア３５の個数は１個に限らず、２個以上でも良い。

そして 前記補助電源配線３０よりも下層には、前記標準セル６０に形成したセル電源配線２０が前記補助電源配線３０と同一方向に配置されている。このセル電源配線２０は、２本の上層の水平方向電源配線５０、５０の間に位置する２列の標準セル６０、６０間で共用されるように、２本の上層の水平方向電源配線５０、５０の中間に位置する。前記補助電源配線３０とセル電源配線２０とは、２つのビア２５、２５により接続されている。尚、このビア２５の個数は最小限２つであり、３つ以上でも良い。図１に示したように、前記補助電源配線３０の配線幅ＷＡは、前記セル電源配線２０の配線幅ＷＳよりも太く設定されている。

図２は、前記図１の電源配線構造におけるＸ−Ｘ'線断面図を示す。同図から判るように、半導体基板１０上には、トランジスタ等の多数の半導体デバイス７０（同図では１つのみ図示）が形成され、この半導体デバイス７０は、同図では２つのコンタクト１５を介して前記セル電源配線２０と接続される。セル電源配線２０は、２つのビア２５を介して補助電源配線３０に接続された後、この補助電源配線３０から１つのビア３５を介して上層の垂直方向電源配線４０、更には１つのビア４５を介して上層の水平方向電源配線５０に接続されている。尚、コンタクト１５、ビア２５、３５、４５は、図２では図示していないが、絶縁層中に形成されている。

前記セル電源配線２０と補助電源配線３０とを接続する２つのビア２５、２５の離隔は、所定間隔Ｄに設定されている。更に、この所定間隔Ｄ内において、前記補助電源配線３０と上層の電源配線４０、５０とを接続するビア３５、４５が位置している。即ち、前記上層のビア３５、４５の位置を中心とすると、セル電源配線２０に接続される２つのビア２５、２５は、その一方が左方向に、その他方が右方向に各々等距離（Ｄ／２）づつ隔てて位置している。

図２から判るように、上層の電源配線５０、４０からセル電源配線２０への電源供給については、上層の水平方向電源配線５０からの電流は、１つのビア４５を介して上層の垂直方向電源配線４０へ流れた後、１つのビア３５を介して補助電源配線３０へ流れる。ここで、電流は、補助電源配線３０のビア３５の接続箇所にて２分岐して、左右方向に分かれ、２つのビア２５を介してセル電源配線２０へと流れる。そして、セル電源配線２０の電流は、コンタクト１５を介して標準セル６０内の複数の半導体デバイス７０を介してセル６０内のグランド配線（図示せず）へと流れる。

ここで、補助電源配線３０にまで流れた電流は、ビア３５の接続箇所で２分岐して、２つのビア２５、２５を介してセル電源配線２０に流れ込むので、セル電源配線２０の各ビア２５との接続箇所での電流密度は、ビア２５が１個の場合に比して半減する。従って、セル電源配線２０のビア２５との接続箇所での電流密度を下げることが可能であり、最大許容値未満に確実に抑えることが容易である。よって、ＥＭ断線に対する信頼性の向上を図ることができる。しかも、セル電源配線２０の膜厚を増大させないので、セル電源配線に近接する信号配線との間のクロストーク等を有効に抑制できる。更に、セル電源配線２０の配線幅は通常の配線幅ＷＳであるので、標準セル６０の面積の拡大が防止できる。上層の垂直方向電源配線４０と補助電源配線３０とは１つのビア３５で接続されるため、補助電源配線３０のビア３５との接続箇所では電流密度が増大する状況ではあるが、この補助電源配線３０の配線幅ＷＡがセル電源配線２０の配線幅ＷＳよりも太いので、補助電源配線３０の断面積が増大して、ビア３５との接続箇所での電流密度は下がり、最大許容値を越えることはない。また、補助電源配線３０の配線幅ＷＡを太くしても、標準セル６０の上層の配線層であるので、標準セル６０自体の面積には影響がない。

本実施の形態のように、セル電源配線２０に接続する２つのビア２５を配置した場合、電流の分岐を効率良く行うには、補助電源配線３０が形成されている平面上において、２つのビア２５、２５間の中心座標にビア３５を配置することが好ましい。しかし、配置配線時の配線効率を維持しようとすると、このビア３５の中心配置が困難になると予想される場合もあるため、必ずしも２つのビア２５の中心にビア３５を配置する必要はない。

前記２つのビア２５は、補助電源配線３０から下層のセル電源配線２０への電流路を分岐する目的で配置され、その２つのビア２５、２５の離隔は所定距離Ｄに設定されている。この所定距離Ｄは、セル電源配線２０と各ビア２５との接続箇所での電流密度を低減するためには、この両ビア２５間に、セル電源配線２０から半導体デバイス７０を介してセルグランド配線へと電流が流れる経路（望ましくは複数の経路）の存在が必要である。

（断面構造の変形例）
図３は、セル電源配線２０に接続するビア２５の個数が３つの場合の電源配線の断面構造を示す。ビア２５の個数が３つであるので、２つの場合に比して、セル電源配線２０の各ビア２５との接続箇所における単位断面積当りの電流密度を大きく低減できると共に、この電流密度の低減により、セル電源配線２０の配線幅を有効に縮小することが可能である。

（平面構造の変形例）
前記実施形態では、補助電源配線３０の上層に垂直方向電源配線４０を配置し、更にその上層に水平方向電源配線５０を配置した例を示したが、本変形例では、図４に示すように、補助電源配線３０の上層に水平方向電源配線４０を配置し、更にその上層に垂直方向電源配線５０を配置した例を示している。

また、図５は、平面構造の他の変形例を示す。同図では、上層の水平方向電源配線５０を、図１に示した上層の水平方向電源配線５０よりも配線幅の太い電源配線としたものである。

（第２の実施形態）
図６は本発明の第２の実施形態の半導体集積回路の電源配線構造を示す。

同図では、上層の水平方向電源配線５０とその下層の垂直方向電源配線４０とが各々多数本配置され、その各交点でビア４５により接続されて、広範囲で格子状電源配線を構成しており、前記垂直方向電源配線４０に１つのビア３５を介して補助電源配線３０が接続されている。

従って、本実施形態においては、上層の電源配線５０、４０からの電源供給に際してのＩＲドロップ量を所定値以内に有効に抑制することができる。

尚、図６では、同列の標準セル（同図には図示せず）には、上層の水平方向電源配線５０の各々の下方に位置して、各上層の水平方向電源配線５０と同一方向に延びる複数本のセルグランド配線８０が配置される。

（第３の実施形態）
図７は本発明の第３の実施形態の半導体集積回路の電源配線構造を示す。

同図の電源配線構造は、前記図６に示した電源配線構造において、同図に点線で囲んだ要部を拡大した詳細図を示す。

本実施形態の半導体集積回路の特徴点は、補助電源配線３０とその下層のセル電源配線２０とを接続する２つのビア２５、２５間の所定間隔Ｄを、その所定間隔Ｄ内に配置される標準セルの個数によって決定する点である。本実施形態では、図７に示すように、補助電源配線３０とセル電源配線２０とを接続する２つのビア２５、２５間に標準セル６０を２個水平配置している。

すなわち、セル６０の内部には、回路動作に寄与する半導体デバイス７０が多数配置されており、これ等の半導体デバイス７０が動作することによって、これ等の半導体デバイス７０を介してセル電源配線２０からセルグランド配線８０（図６に図示し、図７では図示せず）へと電流が流れるので、２つのビア２５、２５間の所定間隔Ｄ内に設定個数（２個）の標準セル６０が配置されていると、各ビア２５からの電流は、その近傍の標準セル６０からグランド配線８０へと電流が流れ、他方のビア２５に到達せず、他方のビア２５部分での電流密度が高くなることはない。従って、セル電源配線２０の各ビア２５、２５の接続箇所での電流密度を最大許容値未満に確実に低減することができる。

以上のような電源配線構造を適用する場合の設計フローを図８に従って説明する。同図において、ステップＳ１０では、２つのビア２５、２５の間隔内に位置すべき標準セルの個数を設定する。

その後、ステップＳ１１では、フロアプラン及びセル配置を実施し、ステップＳ１２では、格子状電源配線５０、４０を配置する。次いで、ステップＳ１３では、複数個の標準セルで構成される機能ブロック内にセル電源配線２０を配置する。

そして、ステップＳ１４では、前記ステップＳ１２で配置された格子状電源配線のうち下層の電源配線４０と、前記ステップＳ１３で配置されたセル電源配線２０とが平面的に交点を成し得る座標を検索し、この交点座標をビア３５の配置座標として予約する。すなわち、この交点座標は、ビア３５により下層の電源配線４０と補助電源配線３０とを接続するために予約される。

その後、ステップＳ１５では、前記ステップＳ１４で得られた座標を中心として補助電源配線３０を配置する。

次に、ステップＳ１６では、前記ステップＳ１０で設定された標準セルの個数に従って、前記ステップＳ１３で配置されたセル電源配線２０と、前記ステップＳ１５で配置された補助電源配線３０とを少なくとも２つのビア２５により接続する。このとき、少なくとも２つのビア２５、２５の間に、前記ステップＳ１０で設定された個数の標準セルが配置されるようにビア２５、２５の所定間隔Ｄを設定する。特に、望ましくは、少なくとも２つのビア２５、２５の位置座標から得られるその間の中心座標が、前記ステップＳ１４で得られたビア３５の位置座標と一致しているのが良い。

以上で述べた設計フローにより、前記第１の実施形態の半導体集積回路の電源配線構造の設計の容易化が可能となる。

（第４の実施形態）
次に、本発明の第４の実施形態を図９に基づいて説明する。

前記第３の実施形態では、セル電源配線２０に接続される２つのビア２５、２５間の所定間隔Ｄを、その間隔Ｄ内に位置すべき標準セルの個数により決定したが、本実施形態では、図７に示すように、各標準セル６０の内部に設けられた多数のセル内電源配線９０であって前記セル電源配線２０と接続される電源配線の本数が前記所定間隔Ｄ内に設定本数以上位置するように、この所定間隔Ｄを決定するようにしたものである。

すなわち、本実施形態では、図９に示す設計フローにおいて、ステップＳ２０において、２つのビア２５、２５間の所定間隔Ｄ内に位置すべきセル内電源配線９０の本数を予め設定する。そして、ステップＳ２６において、セル電源配線２０と補助電源配線３０とを接続する２つのビア２５、２５間の所定間隔Ｄ内に、前記ステップＳ２０で設定した設定本数のセル内電源配線９０が位置するように、前記所定間隔Ｄを決定し、その所定間隔Ｄとなる位置座標に２つのビア２５、２５を配置する。他のステップＳ２１〜Ｓ２５は、図８のステップＳ１１〜Ｓ１５と同一であるので、その説明を省略する。

従って、本実施形態においても、前記第３の実施形態と同様に、前記第１の実施形態の半導体集積回路の電源配線構造の設計の容易化が可能となると共に、第３の実施形態と比べて、セル内電源配線９０の本数により所定間隔Ｄを決定するので、その所定間隔Ｄを適切に決定でき、補助電源配線３０の配線長を短くすることができ、その分、配線効率への影響を軽減できる。

（第５の実施形態）
続いて、本発明の第５の実施形態を図１０に基づいて説明する。

本実施形態では、セル電源配線２０に接続される２つのビア２５、２５間の所定間隔Ｄを、電流密度の解析結果をフィードバックして、決定している点に特徴を有する。

以下、本実施の形態の半導体集積回路の電源配線構造の設計フローを図１０に従って説明する。同図において、ステップＳ３０では、フロアプラン及びセル配置を実施し、ステップＳ３１では、格子状電源配線５０、４０を配置する。次いで、ステップＳ３２では、複数個の標準セルで構成される機能ブロック内にセル電源配線２０を配置する。

その後、ステップＳ３３では、前記ステップＳ３１で配置された格子状電源配線のうち下層の電源配線４０と、前記ステップＳ３２で配置されたセル電源配線２０とが平面的に交点を成し得る座標を検索し、この交点座標をビア３５の配置座標として予約する。

そして、ステップＳ３４では、前記ステップＳ３０〜Ｓ３２までの結果を基に仮配線を行う。このステップＳ３４により得られた仮配線情報に基づいて、ステップＳ３５では、セル電源配線２０における電流密度を解析すると共に、半導体チップの各領域でのセル電源配線２０の電流密度解析結果が規格値内にあるか否かを判定する。前記判定の結果、セル電源配線２０の電流密度が各領域で規格値内である場合には、ステップＳ３６の詳細配線工程へと進む。

一方、電流密度が規格値を超える領域が存在する場合には、ステップＳ３７〜Ｓ３９の工程に進む。前記ステップＳ３７では、前記ステップＳ３３で予約されたビア３５の配置箇所のうち、電流密度が規格値を超える領域に最も近い予約座標を選択し、その座標に補助電源配線３０を配置する。次のステップＳ３８では、電流密度が規格値を超える領域に含まれる標準セルの個数をカウントし、ステップＳ３９では、前記ステップＳ３７で配置された補助電源配線３０を、前記ステップＳ３８で得られた標準セルの個数を包含する領域にまで延長し、この延長した補助電源配線３０と前記ステップＳ３２で配置したセル電源配線２０とを少なくとも２つのビア２５により接続する。この２つのビア２５、２５の位置座標は、これ等の座標から算出されるその間の中心座標が前記ステップＳ３３で得られた座標のうち電流密度が規格値を超える領域に最も近いとして選択された位置座標に一致しているように、決定するのが望ましい。

前記ステップＳ３９の後は、前記ステップＳ３４の仮配線工程に戻って、再度、電流密度を解析して、電流密度が規格値内になるまで、前記ステップＳ３４〜Ｓ３９を繰り返す。

従って、本実施形態では、電流密度が規格値を超える領域に対しても、補助電源配線３０の長さを適切に決定して配置することが可能である。

（第６の実施形態）
次に、本発明の第６の実施形態を図１１に基づいて説明する。

前記第５の実施形態では、何れかの領域で電流密度が規格値を超える場合には、図１０のステップＳ３８において、電流密度が規格値を超える領域に含まれる標準セルの個数をカウントしたが、本実施形態では、ステップＳ４８において、前記第４の実施形態と同様に、電流密度が規格値を超える領域に含まれるセル内電源配線９０の本数をカウントしている。

そして、ステップＳ４９では、補助電源配線３０を、前記カウントされた本数のセル内電源配線９０を包含する領域にまで延長し、この延長した補助電源配線３０とセル電源配線２０とを少なくとも２つのビア２５により接続する。その他のステップＳ４０〜Ｓ４７については、図１０に示したステップＳ３０〜Ｓ３７と同一であるので、その説明を省略する。

従って、本実施形態では、前記第５の実施形態の作用効果に加えて、セル電源配線２０に接続される２つのビア２５、２５間の所定間隔Ｄを適切に決定でき、補助電源配線３０の配線長を短くできる分、配線効率への影響を軽減できる効果をも奏する。

尚、以上の説明では、セル電源配線２０について補助電源配線３０を配置する構成を説明したが、セルグランド配線８０に関しても、同様に補助電源配線３０を配置することができるのは、勿論である。

また、以上の説明では、セルは標準セルであるとして説明したが、ゲートアレイセルとしても本発明を適用できる。

以上説明したように、本発明は下層のセル電源配線のビア接続箇所での電流密度を最大許容値未満に確実に下げることができて、ＥＭ断線に対する信頼性の向上を図ることができると共に、セルの面積の縮小及び、セル電源配線に近接する信号配線との間のクロストーク等を有効に抑制できるので、特に、複数の標準セルを備えた半導体集積回路等として有用である。

本発明の第１の実施形態の半導体集積回路における電源配線構造を示す平面図である。 同電源配線構造の断面図である。 同電源配線構造の断面構造を変形した図である。 同電源配線構造の平面構造を変形した図である。 同電源配線構造の平面構造を更に変形した図である。 本発明の第２の実施形態の半導体集積回路における電源配線構造を示す平面図である。 本発明の第３の実施形態の半導体集積回路における電源配線構造の要部を示す平面図である。 同電源配線構造を設計するフローチャート図である。 本発明の第４の実施形態の半導体集積回路における電源配線構造を設計するフローチャート図である。 本発明の第５の実施形態の半導体集積回路における電源配線構造を設計するフローチャート図である。 本発明の第６の実施形態の半導体集積回路における電源配線構造を設計するフローチャート図である。 従来の電源配線構造を示す平面図である。 従来の他の電源配線構造を示す平面図である。 従来の更に他の電源配線構造を示す断面図である。

１０ 半導体基板
１５ ビア
２０ セル電源配線
３０ 補助電源配線
３５、４５ ビア
４０、５０ 上層電源配線
６０ セル
７０ セル内の半導体デバイス
８０ セルグランド配線
９０ セル内電源配線

Claims (5)

1. セルを複数個備えた半導体集積回路であって、
   前記各セルに形成されたセル電源配線と、
   前記セル電源配線よりも上層に配置された補助電源配線とを備え、
   前記セル電源配線と前記補助電源配線とは、２つのビアにより接続されていて、
   前記補助電源配線から前記２つのビアを介して前記セル電源配線に電源供給され、
   前記補助電源配線の上層には、上層電源配線が配置され、
   前記上層電源配線と前記補助電源配線とは、１つ以上のビアにより接続されていて、
   前記上層電源配線から前記１つ以上のビアを介して前記補助電源配線に電源供給され、
   前記セル電源配線と前記補助電源配線とを接続する２つのビアは、前記補助電源配線と前記上層電源配線とを接続する１つのビアを中心として、相互に反対方向に所定間隔隔てて配置されている
   ことを特徴とする半導体集積回路。
2. 前記請求項１に記載の半導体集積回路において、
   前記補助電源配線は、その配線幅が、前記セル電源配線の配線幅よりも太い
   ことを特徴とする半導体集積回路。
3. 前記請求項１及び２の何れか１項に記載の半導体集積回路において、
   前記上層電源配線は、格子状に配置された格子状電源配線である
   ことを特徴とする半導体集積回路。
4. 前記請求項１〜３の何れか１項に記載の半導体集積回路において、
   前記セル電源配線と前記補助電源配線とを接続する２つのビア間には、複数個のセルが位置している
   ことを特徴とする半導体集積回路。
5. 前記請求項１〜４の何れか１項に記載の半導体集積回路において、
   前記セル電源配線と前記補助電源配線とを接続する２つのビア間には、前記各セルの内部に配置され且つ前記セル電源配線に接続されたセル内電源配線が複数本位置している
   ことを特徴とする半導体集積回路。

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