JPS5929441A - 半導体装置の多層配線構造 - Google Patents
半導体装置の多層配線構造Info
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- JPS5929441A JPS5929441A JP14010182A JP14010182A JPS5929441A JP S5929441 A JPS5929441 A JP S5929441A JP 14010182 A JP14010182 A JP 14010182A JP 14010182 A JP14010182 A JP 14010182A JP S5929441 A JPS5929441 A JP S5929441A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体年積回路装置（工Ｃ）などにおける多
ｊ特配；曹４’ｊに造に関するものである。
ｊ特配；曹４’ｊに造に関するものである。
ＩＯ等の集１？を度の向上には一般にジノ脩配線が用い
られる。ＬＴ’＋ １図はその一例として２層配線を示
す簡略平面図で、実線は一層目配腺、破線は二層目の配
線を示し、一層目の配線は個々のトランジスタ、ダイオ
ード、抵抗０、キャバシクー等の引出シ、絆として利用
される他、信号ライン、丁（ｊ源うイン、接地ライン等
として用いられる。図において、（１） ｌｉ ／＊
Ｆｌ ’ｒ比ｆｆＡ ライフ、＋２ｊ ＆：ｔ−Ｈ’
：目イ３−弓ライン（３）は二層目イ言号ラインで、一
層目イ言号ライン（２１の各終端は同図に示す様に層間
絶縁膜（図示せず） “ニ開孔（スルーホール）
シ、二層目４３号ライン（３）に接続される。−９二／
／１ｉｉｉ目配線を交互に継ぎ合わせることでデバイス
中の各素子と電源ライン。
られる。ＬＴ’＋ １図はその一例として２層配線を示
す簡略平面図で、実線は一層目配腺、破線は二層目の配
線を示し、一層目の配線は個々のトランジスタ、ダイオ
ード、抵抗０、キャバシクー等の引出シ、絆として利用
される他、信号ライン、丁（ｊ源うイン、接地ライン等
として用いられる。図において、（１） ｌｉ ／＊
Ｆｌ ’ｒ比ｆｆＡ ライフ、＋２ｊ ＆：ｔ−Ｈ’
：目イ３−弓ライン（３）は二層目イ言号ラインで、一
層目イ言号ライン（２１の各終端は同図に示す様に層間
絶縁膜（図示せず） “ニ開孔（スルーホール）
シ、二層目４３号ライン（３）に接続される。−９二／
／１ｉｉｉ目配線を交互に継ぎ合わせることでデバイス
中の各素子と電源ライン。
電極引出し用パッド等とを相互に接続させ所望の回路を
構成する。
構成する。
第２図は２ Ｍ配線の構造を示す部分斜視図で、半導体
基板（４）を覆う酸化膜等で代表される絶縁膜（５）の
上に設けられた一１０目電源ラインｆｌ）および二層目
信号ライン（３）を示す。一層目配線（１）、二層目配
線（３）間はこれらが直流的に遮断される眉間絶縁膜（
４）で相互に分離されている。一般に両配線はＡＩ！を
主とするＡ、Ｉ！、 Ａｌ−８ｉ 、 Ａｊ？−８ｉ−
Ｏｕやさらに配線抵抗の低いＡｕ等が利用される。一層
目配線（＋）の幅ａおよび厚さｂは使用する金属の種類
で異る。
基板（４）を覆う酸化膜等で代表される絶縁膜（５）の
上に設けられた一１０目電源ラインｆｌ）および二層目
信号ライン（３）を示す。一層目配線（１）、二層目配
線（３）間はこれらが直流的に遮断される眉間絶縁膜（
４）で相互に分離されている。一般に両配線はＡＩ！を
主とするＡ、Ｉ！、 Ａｌ−８ｉ 、 Ａｊ？−８ｉ−
Ｏｕやさらに配線抵抗の低いＡｕ等が利用される。一層
目配線（＋）の幅ａおよび厚さｂは使用する金属の種類
で異る。
特に電流を多く流すことで伝播遅延時間を短くしている
バイポーラ（Ｂｉｐ） ＬＳＩ等では、電源ラインの厚
さ、幅、給電用パッドからの距離を考慮して電源からの
電圧ドロップを極力少なくすることがデバイスを正常に
働かせる上で不可欠である。例えばゲートアレイ等の場
合２０００ゲ一ト程度では電源ラインが９ｍｍ程度とな
る。二層目の配線を断線させることなく、スムーズに乗
り越えさせるために一層目配線（１）の厚さは７０００
人程度が最も望ましい。一層目配線ｆｌ）の電気抵抗を
下げるため、例えば上述の例では６００μｍ程度の配線
幅が要求される。この配線幅が広くなることは二つの大
きな欠点を生じる。一つは配線と基板（ｎ、−Ｎ目配線
（１）と二層目配線（３）との間のネφ量が大きい点で
ある。特に二層目配線（３）が信号ラインの時一層目配
線ｆｉｌ、二層目配線（３）間のダメ面積が広くなり、
配線容量の増加による信号の遅延を引き起す。このこと
は高速デバイスにとって、構成エレメントの微細化によ
る高性能化を阻む原因となる。第二の欠点はチップ面積
が大きくなってし１５事であり、デバイスの集積化が進
み活性領域、信号ライン等が微細化されたとしても、集
積度が上ることで消１ｊＪｃ電力も大きくなシ、さらに
太い配線幅を必要とすることになる。具体例で示せは前
記２０００ゲートバイポーラＬＳＩの場合内部ゲートに
供給する主電源ラインはチップの中央をＸ方向に電源ラ
インとグランドラインとの２本の太い配線を有し、これ
に約１００ゲート分の枝電源ラインを２本づつＹ方向に
２０列並べて構成される。さらに、周辺にはバッファ電
源ラインが内部ゲートを取り囲む様に並ぶ。従ってＸ方
向の電源ラインに要する幅は主１ｂ：源ラインとして（
６００μｍＸ２本）、バッファ電源ラインとして（６０
０μｍ Ｘ ２不×２列）となυ合＝＋’３６００／１
ｍもの幅−が必要となる。一方、Ｙ方向は４０μｍの枝
′１シ源ラインが４０本とバッファ丘温ラインが６００
μｍＸ２本×２列合計１６００＋２４００＝４０００μ
ｍもの電源ライン幅が必要となる。この値をチップ面積
と比較すると無駄なスペースがいかに広いものかが明ら
かとなる。２．５７ｒｍのデザインルールで、構成した
ＬＳＩは約９．１３ ｍｍ’の面積が必、要であり、Ｘ
方向の３８％、Ｙ方向の４２俤は１に源配線帯のみに占
有されている。以上の様に従来の構造では、電源配線の
チップ全体に占める面積の割合は５Ｂ飴に達する。
バイポーラ（Ｂｉｐ） ＬＳＩ等では、電源ラインの厚
さ、幅、給電用パッドからの距離を考慮して電源からの
電圧ドロップを極力少なくすることがデバイスを正常に
働かせる上で不可欠である。例えばゲートアレイ等の場
合２０００ゲ一ト程度では電源ラインが９ｍｍ程度とな
る。二層目の配線を断線させることなく、スムーズに乗
り越えさせるために一層目配線（１）の厚さは７０００
人程度が最も望ましい。一層目配線ｆｌ）の電気抵抗を
下げるため、例えば上述の例では６００μｍ程度の配線
幅が要求される。この配線幅が広くなることは二つの大
きな欠点を生じる。一つは配線と基板（ｎ、−Ｎ目配線
（１）と二層目配線（３）との間のネφ量が大きい点で
ある。特に二層目配線（３）が信号ラインの時一層目配
線ｆｉｌ、二層目配線（３）間のダメ面積が広くなり、
配線容量の増加による信号の遅延を引き起す。このこと
は高速デバイスにとって、構成エレメントの微細化によ
る高性能化を阻む原因となる。第二の欠点はチップ面積
が大きくなってし１５事であり、デバイスの集積化が進
み活性領域、信号ライン等が微細化されたとしても、集
積度が上ることで消１ｊＪｃ電力も大きくなシ、さらに
太い配線幅を必要とすることになる。具体例で示せは前
記２０００ゲートバイポーラＬＳＩの場合内部ゲートに
供給する主電源ラインはチップの中央をＸ方向に電源ラ
インとグランドラインとの２本の太い配線を有し、これ
に約１００ゲート分の枝電源ラインを２本づつＹ方向に
２０列並べて構成される。さらに、周辺にはバッファ電
源ラインが内部ゲートを取り囲む様に並ぶ。従ってＸ方
向の電源ラインに要する幅は主１ｂ：源ラインとして（
６００μｍＸ２本）、バッファ電源ラインとして（６０
０μｍ Ｘ ２不×２列）となυ合＝＋’３６００／１
ｍもの幅−が必要となる。一方、Ｙ方向は４０μｍの枝
′１シ源ラインが４０本とバッファ丘温ラインが６００
μｍＸ２本×２列合計１６００＋２４００＝４０００μ
ｍもの電源ライン幅が必要となる。この値をチップ面積
と比較すると無駄なスペースがいかに広いものかが明ら
かとなる。２．５７ｒｍのデザインルールで、構成した
ＬＳＩは約９．１３ ｍｍ’の面積が必、要であり、Ｘ
方向の３８％、Ｙ方向の４２俤は１に源配線帯のみに占
有されている。以上の様に従来の構造では、電源配線の
チップ全体に占める面積の割合は５Ｂ飴に達する。
この問題を解決する手法として一層目配線厚さを２倍に
して配線幅を半分にずれば著しい改善効果が期待される
。第３図はこの場合の２層配線の構造を示す部分斜視図
、第４図はそのＩＶ−ＩＶ線での部分断面図で、第４図
に示すように段差の大きい一層目配線＋１］を傍う層間
膜（６）や、二層目配線（３）が段差エツジでいわゆる
ネカテイプ・スロープとなり、ステップカバレッジが悪
くなり層間膜（６）および二層目配線（３）にくひれが
生じ、膜厚が薄くなり、絶縁抵抗が低くなるばか９で７
ぼく、配線抵抗が高くなると云う問題が生じデバイスの
配線による遅延（ＲＸＯ）時間をより犬きくすると云う
欠点があるのみでなく、第３図に示すように一層目配線
（１）の膜厚増加に伴いレジストが二層目配線（３）を
段差部で充分覆いきれないので、二層目配＆！＋３１に
サイドエツチングを生じると云う問題が発生し、デバイ
スとし一〇信頼性の極めて悪いものとなる欠点かを）つ
た。
して配線幅を半分にずれば著しい改善効果が期待される
。第３図はこの場合の２層配線の構造を示す部分斜視図
、第４図はそのＩＶ−ＩＶ線での部分断面図で、第４図
に示すように段差の大きい一層目配線＋１］を傍う層間
膜（６）や、二層目配線（３）が段差エツジでいわゆる
ネカテイプ・スロープとなり、ステップカバレッジが悪
くなり層間膜（６）および二層目配線（３）にくひれが
生じ、膜厚が薄くなり、絶縁抵抗が低くなるばか９で７
ぼく、配線抵抗が高くなると云う問題が生じデバイスの
配線による遅延（ＲＸＯ）時間をより犬きくすると云う
欠点があるのみでなく、第３図に示すように一層目配線
（１）の膜厚増加に伴いレジストが二層目配線（３）を
段差部で充分覆いきれないので、二層目配＆！＋３１に
サイドエツチングを生じると云う問題が発生し、デバイ
スとし一〇信頼性の極めて悪いものとなる欠点かを）つ
た。
この発明は上述の問題を解決するために成されたもので
段差を複数段の階段状とし、かつ配線抵抗を同一にして
一層目の配線幅を従来より縮減して所期の目的を達成せ
んとするものである。以下図面に示ってこの発明を説明
する。
段差を複数段の階段状とし、かつ配線抵抗を同一にして
一層目の配線幅を従来より縮減して所期の目的を達成せ
んとするものである。以下図面に示ってこの発明を説明
する。
第５図はこの発明の第１の実施例を示す断面図で、半導
体装置の一層目配線＋１１を（１ａ）および（１ｂ）で
示す二段階の配線を施すことにょシ段差は従一層目配線
＋１＋を横断するように設けられた三層目配線（３）に
とって２段の段差を越えることになるが、却に一層目配
か月りを１？ぐする従来の第３図の方式では前述のよ、
うに高段差となり二層目配線（３）に断世を生じていた
のに対して、この実施例では、前述のデータでいえに１
゛、約７０００Ａ程度の段差を越えれ（７１′よいこと
になり、シ・シストのカバｌ／フジは十分保証される。
体装置の一層目配線＋１１を（１ａ）および（１ｂ）で
示す二段階の配線を施すことにょシ段差は従一層目配線
＋１＋を横断するように設けられた三層目配線（３）に
とって２段の段差を越えることになるが、却に一層目配
か月りを１？ぐする従来の第３図の方式では前述のよ、
うに高段差となり二層目配線（３）に断世を生じていた
のに対して、この実施例では、前述のデータでいえに１
゛、約７０００Ａ程度の段差を越えれ（７１′よいこと
になり、シ・シストのカバｌ／フジは十分保証される。
二層目配ネ（３）の断線を防ぐには【／シストをＪ”ｊ
、 ＜すれば良いとの考えが浮かぶであろうが、三層目
のｔ２源ライン形成の仙に配線ピッチの狭い信号ライン
（線幅２１ｔｒｎ、間隔２／１訂１程度）が要求される
ので、ｔ／シスト厚さを厚くするとこの信号ラインの徽
細な写真製版が不可能となる。
、 ＜すれば良いとの考えが浮かぶであろうが、三層目
のｔ２源ライン形成の仙に配線ピッチの狭い信号ライン
（線幅２１ｔｒｎ、間隔２／１訂１程度）が要求される
ので、ｔ／シスト厚さを厚くするとこの信号ラインの徽
細な写真製版が不可能となる。
従って、薄いレジスト膜（膜厚’ｉ’ｏｏｏ〜９０００
Ａ）が要求される。この実施例では従来の広い電源ライ
ンに比較して、約％よりやや狭い第１の導体（１ａ）と
これよりやや広い第２の導体（コ、ｂ）とを順次重ねて
一層目の配線＜１＋を形成することにより従来と配線抵
抗９段差をほぼ同一にしかつ配線幅をＡにすることがで
きる。すなわち、第２ツ１の従来の方式で６００μｍ幅
の一層目配線（＋ｉを要した場合には、この実施例の方
式では第１の導体（１ａ）を２９４μｍ幅に仕上げ、そ
の上に第２のｊＱ体（１ｂ）を３０６７７ｍとし、第１
の導体（ｌａ）の両側に約５ｐｍづつ第２の導体（１ｂ
）が広がるようにする。なお、この発明とは直接関係な
いので、図示しないが、半導体基板（４）の拡散領域な
どへ絶縁膜（５）に設けたコンタクトホールを介して接
続する細い配線を同時に形成するときには、この細い配
線は第１の導体（１ａ）と同時ではなく、第２の導体（
１ｂ）と同時に形成した方がよい。これは、第１の導体
（ｌａ）と同時に形成しておくと、第２の導体（ｌｂ）
Ｃつバ、Ｓ−ニング時のエツチングで余分な影響を受
けるからである。
Ａ）が要求される。この実施例では従来の広い電源ライ
ンに比較して、約％よりやや狭い第１の導体（１ａ）と
これよりやや広い第２の導体（コ、ｂ）とを順次重ねて
一層目の配線＜１＋を形成することにより従来と配線抵
抗９段差をほぼ同一にしかつ配線幅をＡにすることがで
きる。すなわち、第２ツ１の従来の方式で６００μｍ幅
の一層目配線（＋ｉを要した場合には、この実施例の方
式では第１の導体（１ａ）を２９４μｍ幅に仕上げ、そ
の上に第２のｊＱ体（１ｂ）を３０６７７ｍとし、第１
の導体（ｌａ）の両側に約５ｐｍづつ第２の導体（１ｂ
）が広がるようにする。なお、この発明とは直接関係な
いので、図示しないが、半導体基板（４）の拡散領域な
どへ絶縁膜（５）に設けたコンタクトホールを介して接
続する細い配線を同時に形成するときには、この細い配
線は第１の導体（１ａ）と同時ではなく、第２の導体（
１ｂ）と同時に形成した方がよい。これは、第１の導体
（ｌａ）と同時に形成しておくと、第２の導体（ｌｂ）
Ｃつバ、Ｓ−ニング時のエツチングで余分な影響を受
けるからである。
第６図Ａ −Ｄはそれぞれこの発明の第１〜第４の実施
例における一層目配線（１）の形態を示す断面図で、第
６図Ａは第５図について説明した第１の実施例のもので
、第２の導体（１ｂ）が第１の導体（１ａ）の両側に延
びている場合、第６図Ｂの第２の実施例は第１の導体（
ｌａ）と第２の導体（１ｂ）とが片側では前者が後者よ
シ延び、他の側では後者が前者より延びている場合、第
６図Ｃの第３の実施例は第１の導体（１ａ）が第２の導
体（ｌｂ）より幅広く両側に延びている場合、第６図り
は第１の導体（１ａ）が絶縁膜（６）に埋め込まれ、第
２の導体（１ｂ）かその上に幅広く両側に延びている場
合を示し、いずれも一段の段差を小さく保持できる。
例における一層目配線（１）の形態を示す断面図で、第
６図Ａは第５図について説明した第１の実施例のもので
、第２の導体（１ｂ）が第１の導体（１ａ）の両側に延
びている場合、第６図Ｂの第２の実施例は第１の導体（
ｌａ）と第２の導体（１ｂ）とが片側では前者が後者よ
シ延び、他の側では後者が前者より延びている場合、第
６図Ｃの第３の実施例は第１の導体（１ａ）が第２の導
体（ｌｂ）より幅広く両側に延びている場合、第６図り
は第１の導体（１ａ）が絶縁膜（６）に埋め込まれ、第
２の導体（１ｂ）かその上に幅広く両側に延びている場
合を示し、いずれも一段の段差を小さく保持できる。
これらの実施例を適用した場合、前述のゲートアレイの
例では９．６ ｍｍ Ｘ９．６ｍｍのチツプザイズを７
、８Ｘ７．５ｍｍに縮小することが可能で、チップ面積
は６３．４％に縮小される。ＬＢ工の歩留りはチップ面
積が小さくなる程有利であることはよく知られており、
上述の電源ラインの幅の縮小ができることは極めて有益
である。
例では９．６ ｍｍ Ｘ９．６ｍｍのチツプザイズを７
、８Ｘ７．５ｍｍに縮小することが可能で、チップ面積
は６３．４％に縮小される。ＬＢ工の歩留りはチップ面
積が小さくなる程有利であることはよく知られており、
上述の電源ラインの幅の縮小ができることは極めて有益
である。
第７図はこの発明の第５の実施例における一層目配線１
１）の形態を示す断面図で、−ＪＭ目配置１１１ｎｔｌ
）を第１の導体（ｌａ）、第２の導体（１１））および
第３の導体（ｌｃ）を重ねて形成したもので、１段の段
差を小さく保持しつつ配線幅を約ｌ／３にできる。
１）の形態を示す断面図で、−ＪＭ目配置１１１ｎｔｌ
）を第１の導体（ｌａ）、第２の導体（１１））および
第３の導体（ｌｃ）を重ねて形成したもので、１段の段
差を小さく保持しつつ配線幅を約ｌ／３にできる。
第８図はこの発明の第６の実施例の構成を示す斜視図で
、この実施例は三層配線構造のもので、（７）は二層目
配線（３）の上に形成された層間絶縁膜、（８）はその
上に形成された三層目配線である。一層目配線（１１お
よび二層目配線（３）がともに前述の２スデツプの低段
差で形成されており、配線幅は従来のほぼ％になってい
る。従って、二層目配線（３）および三層目配線（８）
は大きな段差を横切ることなく、低段差を横切るのみで
スムーズに行うことができ、写真製版時に薄いレジスト
膜で十分カバレッジされるので、同時に微細パターンの
形成も可能となる。一層目配線（１）と二層目配線（３
）との線間容量は配線幅が狭くなった分だけ小さく（約
’Ａ Ｘ ’Ａ −／４に）なるのみでなく、段差部の
層間絶縁膜が薄くなることもないので配線間容量は一層
小さくなる。
、この実施例は三層配線構造のもので、（７）は二層目
配線（３）の上に形成された層間絶縁膜、（８）はその
上に形成された三層目配線である。一層目配線（１１お
よび二層目配線（３）がともに前述の２スデツプの低段
差で形成されており、配線幅は従来のほぼ％になってい
る。従って、二層目配線（３）および三層目配線（８）
は大きな段差を横切ることなく、低段差を横切るのみで
スムーズに行うことができ、写真製版時に薄いレジスト
膜で十分カバレッジされるので、同時に微細パターンの
形成も可能となる。一層目配線（１）と二層目配線（３
）との線間容量は配線幅が狭くなった分だけ小さく（約
’Ａ Ｘ ’Ａ −／４に）なるのみでなく、段差部の
層間絶縁膜が薄くなることもないので配線間容量は一層
小さくなる。
三層目配線（８）を単板形状としたか、これも２ステツ
ブ構造にすれば二層目配線（３）との配線間容量も小さ
くできる。
ブ構造にすれば二層目配線（３）との配線間容量も小さ
くできる。
更に、四層以上の多層配線構造にも、当然この発明は適
用できる。１だ、各層配線を第７図に示したと同等な３
スデツブ構造にすることもできるＯ なお、この発明に用いた初数ステップイイ４”造の導体
層・倉は入出力パラＦ 、’＋’＋＋−臨バットなどの
バットに応用できる。一般にバット配線は膜ｊワが大き
い程ホンディング時の下地絶縁膜へのショックが小さい
ので、上記複数ステップ構造の導体層を用いれば、下地
絶縁膜を必要以」二にＪ即くして破損によるリークの発
生に（ｊｉｉえる要はなく、１地絶縁膜厚を薄くできる
。
用できる。１だ、各層配線を第７図に示したと同等な３
スデツブ構造にすることもできるＯ なお、この発明に用いた初数ステップイイ４”造の導体
層・倉は入出力パラＦ 、’＋’＋＋−臨バットなどの
バットに応用できる。一般にバット配線は膜ｊワが大き
い程ホンディング時の下地絶縁膜へのショックが小さい
ので、上記複数ステップ構造の導体層を用いれば、下地
絶縁膜を必要以」二にＪ即くして破損によるリークの発
生に（ｊｉｉえる要はなく、１地絶縁膜厚を薄くできる
。
以上詳述したように層間絶縁膜を介して複数層の配線を
有するｆ’ｆ１７成において、下夙の配線を有効１（〕
「而稙を変えることなく、一段の段差を小さく保持した
１ １複数段イｈ造として配諌厚さを大きく配線幅を小
さくしたので、配りの占めるチップ面積を小さくでき、
しかも層間絶縁膜のカバｌ／フジは勿論、上層の配線に
も狭窄部、断脚部を生じることなく微細加工が容易にで
きるのでチップザイズの小さく安価なしかも信頼性の高
い半導体装置が得られる。
有するｆ’ｆ１７成において、下夙の配線を有効１（〕
「而稙を変えることなく、一段の段差を小さく保持した
１ １複数段イｈ造として配諌厚さを大きく配線幅を小
さくしたので、配りの占めるチップ面積を小さくでき、
しかも層間絶縁膜のカバｌ／フジは勿論、上層の配線に
も狭窄部、断脚部を生じることなく微細加工が容易にで
きるのでチップザイズの小さく安価なしかも信頼性の高
い半導体装置が得られる。
第１図は２屑配線を示す簡略平面図、第２図は従来の２
．層配糾の一例一を示す斜視図、第３図（ジ従来の２層
配線の他の例を示す斜視図、第４図はそのＩＶ −■線
での部分断面図、Ｆ５′図はこの発明の第１の実施例を
示す断面図、第６１１＠ＩＡ、Ｂ、Ｃ。 Ｄはそれぞれこの発明の第１．第２．第３．第４の実施
例における一層目配線の構成を示す断面図、第７図はこ
の発明の第５の実施例における一層目配線の偶成を示す
断面図、第８図はこの発明の第６の実施例を示す斜視図
である。 図において、ｆ＋＋は一層目配線、（Ｉｎ）、 （Ｉｂ
）、 （”ｒ）は単位配線導体尾；、（３）は二層目配
線！、（４ｔは半♂Ｉ体基板、（５）は絶縁層、（６１
、（７１は層間絶縁１１俵、（８）は三Ｉ包：目西己紳
である。 なお、図中同一符号は同−寸たは相凸部分を示す０ 代理人 葛 野 信 −（外１名）第１図 と 「
．層配糾の一例一を示す斜視図、第３図（ジ従来の２層
配線の他の例を示す斜視図、第４図はそのＩＶ −■線
での部分断面図、Ｆ５′図はこの発明の第１の実施例を
示す断面図、第６１１＠ＩＡ、Ｂ、Ｃ。 Ｄはそれぞれこの発明の第１．第２．第３．第４の実施
例における一層目配線の構成を示す断面図、第７図はこ
の発明の第５の実施例における一層目配線の偶成を示す
断面図、第８図はこの発明の第６の実施例を示す斜視図
である。 図において、ｆ＋＋は一層目配線、（Ｉｎ）、 （Ｉｂ
）、 （”ｒ）は単位配線導体尾；、（３）は二層目配
線！、（４ｔは半♂Ｉ体基板、（５）は絶縁層、（６１
、（７１は層間絶縁１１俵、（８）は三Ｉ包：目西己紳
である。 なお、図中同一符号は同−寸たは相凸部分を示す０ 代理人 葛 野 信 −（外１名）第１図 と 「
Claims (1)
- 【特許請求の範囲】 ｍ 下層配線と」二尤配線とが・層間絶縁膜を介して
重畳してなる半導体装置の多層配線において、」二記下
Ｒり配線を複数段の単位配線導体層で形成し、その側端
部が上記単位配線導体層の厚さをステップとする階段状
となるようにしたことを特徴とする半導体装置の多層配
線構造。 （２）下段の単位配線導体層の幅を上段の単位配線導体
層の幅より狭くしたことを特徴とする特許請求の範囲第
１項記載の半導体装１ａ、の多層配線構造。 （３）はぼ同一幅の下段おＪ：ぴ上段の単位配線導体層
を互いに幅方向にずらせて重ねたことを特徴とする特許
請求の範囲第１項記載の半導体装置の多層配線構造。 （４）下段の単位配線導体層の幅を一ヒ段の単位配線導
体層の幅より広くしたことを特徴とする特許請求の範囲
第１項記載の半導体装置の多層配線構造。 （５）下層の単位配線導体層の厚さ方向の少なくとも一
部をその下層の絶縁層内に埋め込んだことを特徴とする
特許請求の範囲第１項ないし第４項のいずれかにＬＬｉ
載の２Ｆ會体装置の多層配綜’！’Ｎｆ造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14010182A JPS5929441A (ja) | 1982-08-10 | 1982-08-10 | 半導体装置の多層配線構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14010182A JPS5929441A (ja) | 1982-08-10 | 1982-08-10 | 半導体装置の多層配線構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5929441A true JPS5929441A (ja) | 1984-02-16 |
Family
ID=15260960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14010182A Pending JPS5929441A (ja) | 1982-08-10 | 1982-08-10 | 半導体装置の多層配線構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5929441A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61263804A (ja) * | 1985-05-16 | 1986-11-21 | Shuji Hashimoto | ボ−ルキヤスタ− |
| JPS61271103A (ja) * | 1985-05-27 | 1986-12-01 | Shuji Hashimoto | ボ−ルキヤスタ− |
| JPH01189136A (ja) * | 1988-01-25 | 1989-07-28 | Nec Corp | 半導体集積回路装置 |
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| CN114280863A (zh) * | 2021-12-17 | 2022-04-05 | 滁州惠科光电科技有限公司 | 阵列基板及显示面板 |
Citations (3)
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-
1982
- 1982-08-10 JP JP14010182A patent/JPS5929441A/ja active Pending
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| CN114280863B (zh) * | 2021-12-17 | 2024-04-12 | 滁州惠科光电科技有限公司 | 阵列基板及显示面板 |
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