JPS63293940A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS63293940A JPS63293940A JP12823887A JP12823887A JPS63293940A JP S63293940 A JPS63293940 A JP S63293940A JP 12823887 A JP12823887 A JP 12823887A JP 12823887 A JP12823887 A JP 12823887A JP S63293940 A JPS63293940 A JP S63293940A
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- semiconductor integrated
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Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特に、予じめ設
計され、RAM、ROM、ALU (算術論理ユニット
)二輪理回路など任意の機能を実行するセルを複数組合
せて半導体チップ全体を設計する半導体集積回路装置に
適用して有効な技術に関するものである。
計され、RAM、ROM、ALU (算術論理ユニット
)二輪理回路など任意の機能を実行するセルを複数組合
せて半導体チップ全体を設計する半導体集積回路装置に
適用して有効な技術に関するものである。
予じめ設計されたセルを複数組合せて半導体チップ全体
を設計する半導体集積回路装置の1つとしてスタンダー
ドセル方式がある。それぞれのセルの間は、配線チャネ
ルを延在する例えば第1層目のアルミニウム配線と第2
層目のアルミニウム配線によって接続している。これら
第1層目のアルミニウム配線と第2層目のアルミニウム
配線は、半導体チップの前記セルが配置される論理領域
において、例えば第1層目のアルミニウム配線をX方向
に延在させると、第2層目のアルミニウム配線はY方向
に延在させられる。すなわち、第1層目と第2層目とで
は、それぞれのアルミニウム配線が、必ず交差するよう
に配置される。なお、このような配線技術に関しては、
例えば、1983年、アイ・イー・イー・イー・インタ
ーナショナル、ソリッドステート、サーキット、コンフ
ァレンス、148項〜149項(1983、IEEE、
International 5olid−8tat
e C1rcuits Conference)に
記載されている。
を設計する半導体集積回路装置の1つとしてスタンダー
ドセル方式がある。それぞれのセルの間は、配線チャネ
ルを延在する例えば第1層目のアルミニウム配線と第2
層目のアルミニウム配線によって接続している。これら
第1層目のアルミニウム配線と第2層目のアルミニウム
配線は、半導体チップの前記セルが配置される論理領域
において、例えば第1層目のアルミニウム配線をX方向
に延在させると、第2層目のアルミニウム配線はY方向
に延在させられる。すなわち、第1層目と第2層目とで
は、それぞれのアルミニウム配線が、必ず交差するよう
に配置される。なお、このような配線技術に関しては、
例えば、1983年、アイ・イー・イー・イー・インタ
ーナショナル、ソリッドステート、サーキット、コンフ
ァレンス、148項〜149項(1983、IEEE、
International 5olid−8tat
e C1rcuits Conference)に
記載されている。
E発明が解決しようとする問題点〕
本発明者は、前記配線技術を検討した結果、次の問題点
を見出した。
を見出した。
前記スタンダードセル方式の半導体集積回路装置等では
、セル列の向きが全てのセル列において同じという訳で
はなく、互いに交わる向きで配置されるものがある。こ
のため、セル列の間の配線チャネルも互いに交わるもの
が生じる。この互いに交わる2つの配線チャネルの上に
信号配線を通す場合、この信号配線は第1層目のアルミ
ニウム配線と第2層目のアルミニウム配線を用いなけれ
ば、配線チャネルに沿って曲げることができない。
、セル列の向きが全てのセル列において同じという訳で
はなく、互いに交わる向きで配置されるものがある。こ
のため、セル列の間の配線チャネルも互いに交わるもの
が生じる。この互いに交わる2つの配線チャネルの上に
信号配線を通す場合、この信号配線は第1層目のアルミ
ニウム配線と第2層目のアルミニウム配線を用いなけれ
ば、配線チャネルに沿って曲げることができない。
当然のことながら、第1層目のアルミニウム配線と第2
層目のアルミニウム配線は、接続孔を通して接続される
。この接続孔の数は、前記第1層目及び第2層目のアル
ミニウム配線の本数の増加に伴って増加するため、半導
体集積回路装置の歩留りが低下する。
層目のアルミニウム配線は、接続孔を通して接続される
。この接続孔の数は、前記第1層目及び第2層目のアル
ミニウム配線の本数の増加に伴って増加するため、半導
体集積回路装置の歩留りが低下する。
本発明の目的は、半導体集積回路装置の信頼性の向上を
計ることにある。
計ることにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、第1配線チャネルの第1配線と、第2配線チ
ャネルの第1配線とで延在する方向が相反するようにし
、前記第1配線チャネルの第2配線と、第2配線チャネ
ルの第2配線とで延在する方向が相反するようにしたも
のである。
ャネルの第1配線とで延在する方向が相反するようにし
、前記第1配線チャネルの第2配線と、第2配線チャネ
ルの第2配線とで延在する方向が相反するようにしたも
のである。
上述した手段によれば、交っている第1配線チャネルと
第2配線チャネルの上に、それらの交り部で曲り、同層
の導体膜からなる第1配線又は第2配線を延在させるこ
とができる。これにより、半導体基板上の接続孔の数を
減少することができるので、信頼性を高めることができ
る。
第2配線チャネルの上に、それらの交り部で曲り、同層
の導体膜からなる第1配線又は第2配線を延在させるこ
とができる。これにより、半導体基板上の接続孔の数を
減少することができるので、信頼性を高めることができ
る。
以下、本発明の一実施例を図面を用いて説明する。
第1図は、本発明の一実施例のスタンダードセル方式の
半導体集積回路の平面図である。
半導体集積回路の平面図である。
第1図において、1は単結晶シリコン膜からなる基板(
半導体チップ)であり、周辺に例えば第1層目のアルミ
ニウム膜と第2層目のアルミニウム膜を積層して構成し
たボンディングバット2が複数配置しである。ポンディ
ングパッド2の内側に例えばバイポーラトランジスタあ
るいはMOSFET等で構成した入力あるいは出力バッ
ファ回路3を設けている。なお、第1図は、入出力バッ
ファ回路3を、後述する論理回路が構成されるセル4B
より便宜的に小さく示している。この入出力バッファ回
路3で囲まれた内側が内部論理領域である。
半導体チップ)であり、周辺に例えば第1層目のアルミ
ニウム膜と第2層目のアルミニウム膜を積層して構成し
たボンディングバット2が複数配置しである。ポンディ
ングパッド2の内側に例えばバイポーラトランジスタあ
るいはMOSFET等で構成した入力あるいは出力バッ
ファ回路3を設けている。なお、第1図は、入出力バッ
ファ回路3を、後述する論理回路が構成されるセル4B
より便宜的に小さく示している。この入出力バッファ回
路3で囲まれた内側が内部論理領域である。
4Aは例えばRAM (ランダムアクセスメモリ)が構
成されている大きなセルであり1通常、マクロセルと呼
ばれている。第1図ではマクロセル4Aが1つのみ示さ
れているが、内部論理領域内にセル4Aを複数配置する
ようにしてもよく、またRAMの他にROM (リード
オンリーメモリ)、ALU (算術論理ユニット)等を
構成するようにしてもよい、4Bはセルであり、この内
にMOSFETあるいはバイポーラトランジスタを設け
て任意の論理回路を構成している。マクロセル4A、セ
ル4Bは、これらの半導体チップ1上におけるレイアウ
ト設計、及びそれらの間の配線設計を行う以前に、予じ
め種々のものを設計しておきセルライブラリに格納して
おく。そして、セルライブラリの内から任意のマクロセ
ル4Aやセル4Bを選択してきて、半導体チップ1上に
配置することにより、半導体チップ1が設計されるよう
になっている。マクロセル4A、セル4Bのそれぞれの
周囲及び間は、配線チャネル5であり、マクロセル4A
とセル4Bの間及びセル4Bと4Bの間を接続する例え
ば第1層目のアルミニウム膜からなる配線6、第2層目
のアルミニウム膜からなる配線7が設けられるところで
ある。なお、第1図では、第1層目の配線6を実線で示
し、第2層目の配線7を点線で示している。また、配線
6と7の接続部分を・で示し、配線6又は配線7とマク
ロセル4A又はセル4Bとの接続をQで示している。
成されている大きなセルであり1通常、マクロセルと呼
ばれている。第1図ではマクロセル4Aが1つのみ示さ
れているが、内部論理領域内にセル4Aを複数配置する
ようにしてもよく、またRAMの他にROM (リード
オンリーメモリ)、ALU (算術論理ユニット)等を
構成するようにしてもよい、4Bはセルであり、この内
にMOSFETあるいはバイポーラトランジスタを設け
て任意の論理回路を構成している。マクロセル4A、セ
ル4Bは、これらの半導体チップ1上におけるレイアウ
ト設計、及びそれらの間の配線設計を行う以前に、予じ
め種々のものを設計しておきセルライブラリに格納して
おく。そして、セルライブラリの内から任意のマクロセ
ル4Aやセル4Bを選択してきて、半導体チップ1上に
配置することにより、半導体チップ1が設計されるよう
になっている。マクロセル4A、セル4Bのそれぞれの
周囲及び間は、配線チャネル5であり、マクロセル4A
とセル4Bの間及びセル4Bと4Bの間を接続する例え
ば第1層目のアルミニウム膜からなる配線6、第2層目
のアルミニウム膜からなる配線7が設けられるところで
ある。なお、第1図では、第1層目の配線6を実線で示
し、第2層目の配線7を点線で示している。また、配線
6と7の接続部分を・で示し、配線6又は配線7とマク
ロセル4A又はセル4Bとの接続をQで示している。
配線チャネル5において、添字Xが付されている配線チ
ャネル5xはX方向に延在していることを意味しており
、添字yが付されている配線チャネル5yはX方向に延
在していることを意味している。同様に、配線6におい
て、添字Xを付したものはX方向に延在し、添字yを付
したものはX方向に延在している。また、配線7におい
て、添字Xを付したものはX方向に延在し、添字yを付
したものはX方向に延在している。配線7は、配線チャ
ネル5にのみ設けられるものではなく、配線’lytの
ようにセル4Bの上を延在するものもある。
ャネル5xはX方向に延在していることを意味しており
、添字yが付されている配線チャネル5yはX方向に延
在していることを意味している。同様に、配線6におい
て、添字Xを付したものはX方向に延在し、添字yを付
したものはX方向に延在している。また、配線7におい
て、添字Xを付したものはX方向に延在し、添字yを付
したものはX方向に延在している。配線7は、配線チャ
ネル5にのみ設けられるものではなく、配線’lytの
ようにセル4Bの上を延在するものもある。
ここで、半導体チップ1上に設けられる例えばMOSF
ETの構成について説明する。
ETの構成について説明する。
第2図は1M03FETの断面図である。
第2図におて、MOSFETは、基板1の表面の熱酸化
による酸化シリコン膜からなるゲート絶縁膜10.ソー
ス、ドレイン領域であるN1型半導体領域11、例えば
CVDによる多結晶シリコン膜とその上にW、Mo、T
a、Ti、Pt等の高融点金属膜又はそれら高融点金属
のシリサイド膜を積層して構成した2層膜からなるゲー
ト電極12とで構成している。このMOSFETの周囲
は、基板1の表面の選択的な熱酸化による酸化シリコン
膜からなるフィールド絶縁膜8で囲んでいる。また。
による酸化シリコン膜からなるゲート絶縁膜10.ソー
ス、ドレイン領域であるN1型半導体領域11、例えば
CVDによる多結晶シリコン膜とその上にW、Mo、T
a、Ti、Pt等の高融点金属膜又はそれら高融点金属
のシリサイド膜を積層して構成した2層膜からなるゲー
ト電極12とで構成している。このMOSFETの周囲
は、基板1の表面の選択的な熱酸化による酸化シリコン
膜からなるフィールド絶縁膜8で囲んでいる。また。
フィールド絶縁膜8の下にはPチャネルストッパ領域9
を設けている。13は第1層目の層間絶縁膜であり、例
えば、CVDによる酸化シリコン膜とこの上にリンシリ
ケートガラス(PSG)113とを積層して構成してい
る。N3半導体領域11の上には絶縁膜13を選択的に
除去して形成した接続孔14が設けられ、この接続孔1
4を通して第1層目のアルミニウム膜(導体膜)からな
る配線6が接続している。配線6の上は、例えば、CV
Dによる酸化シリコン膜と、この上に積層した塗布ガラ
ス(SOG)膜と、さらにこの上に積層したPSG膜と
で構成した第2層目の層間絶縁PIA15が覆っている
。
を設けている。13は第1層目の層間絶縁膜であり、例
えば、CVDによる酸化シリコン膜とこの上にリンシリ
ケートガラス(PSG)113とを積層して構成してい
る。N3半導体領域11の上には絶縁膜13を選択的に
除去して形成した接続孔14が設けられ、この接続孔1
4を通して第1層目のアルミニウム膜(導体膜)からな
る配線6が接続している。配線6の上は、例えば、CV
Dによる酸化シリコン膜と、この上に積層した塗布ガラ
ス(SOG)膜と、さらにこの上に積層したPSG膜と
で構成した第2層目の層間絶縁PIA15が覆っている
。
この層間絶縁1摸15の上に第2層目のアルミニウム膜
(導体膜)からなる配線7を設けている。なお、配線6
と7の接続は、絶縁膜15を選択的に除去して形成され
る接続孔を通して行われる。また、第1図の配線7y□
等のように、第2層目の配線7をマクロセル4A、セル
4B、4Bユに直接接続する場合は、その接続が絶縁膜
15.13を除去してなる深い接続孔を通してなされる
ので、絶縁膜13を除去して接続孔14を形成した後に
、その接続孔14を第1層目のアルミニウム膜6で埋め
込むようにする。そして、この上に絶縁膜15を形成し
、絶縁膜15の前記アルミニウム膜6の上の部分を除去
して接続孔を形成し、この接続孔を通して配線7をアル
ミニウム膜6に接続する。アルミニウム膜6がN0半導
体領域11に接続している。
(導体膜)からなる配線7を設けている。なお、配線6
と7の接続は、絶縁膜15を選択的に除去して形成され
る接続孔を通して行われる。また、第1図の配線7y□
等のように、第2層目の配線7をマクロセル4A、セル
4B、4Bユに直接接続する場合は、その接続が絶縁膜
15.13を除去してなる深い接続孔を通してなされる
ので、絶縁膜13を除去して接続孔14を形成した後に
、その接続孔14を第1層目のアルミニウム膜6で埋め
込むようにする。そして、この上に絶縁膜15を形成し
、絶縁膜15の前記アルミニウム膜6の上の部分を除去
して接続孔を形成し、この接続孔を通して配線7をアル
ミニウム膜6に接続する。アルミニウム膜6がN0半導
体領域11に接続している。
第1図に示された配線6x、6yは、第2図に示した第
1層目の層間絶縁膜13の上を延在するものであり、配
線7x、7y、7y工は第2層目の層間絶縁膜15の上
を延在しているものである。
1層目の層間絶縁膜13の上を延在するものであり、配
線7x、7y、7y工は第2層目の層間絶縁膜15の上
を延在しているものである。
次に、配線チャネル5x、5yの上の配線6x。
6y、7x、7yのうち、まず第1層目の配線6X、6
yの配置方法を説明する。
yの配置方法を説明する。
配線チャネル5xの上部では、X方向に延在する配線6
yが配置されている。ところが、配線チャネル5yの上
部では、X方向に延在する配線6Xが配置されている。
yが配置されている。ところが、配線チャネル5yの上
部では、X方向に延在する配線6Xが配置されている。
すなわち、配線チャネル5Xと5yとで延在方向の異る
配線6x、6yが配置されている。
配線6x、6yが配置されている。
次に、第2層目の配線7x、7yにおいて、配線チャネ
ル5xの上部では、X方向に延在する配M7xが配置さ
れている。ところが、配線チャネル5yの上部では、X
方向に延在する配線7yが配置されている。すなわち、
配線チャネル5xと5yとで延在方向の異る配線7x、
7yが配置されている。
ル5xの上部では、X方向に延在する配M7xが配置さ
れている。ところが、配線チャネル5yの上部では、X
方向に延在する配線7yが配置されている。すなわち、
配線チャネル5xと5yとで延在方向の異る配線7x、
7yが配置されている。
このことから、マクロセル4Aを、第2層目のアルミニ
ウム膜によって一体に形成された配線7y、7xと、そ
れらの両端に接続された第1層目の配a6X、6:yに
よってセル4Bに接続することができる。すなわち、交
っている2つの配線チャネル5yい 5xiの上に、同
層すなわち第2層目のアルミニウム膜によって一体に形
成され、かつ配線チャネル5X□と5 y 1の交わり
部で曲るパターンの配線7x、7yを配置することがで
きる。
ウム膜によって一体に形成された配線7y、7xと、そ
れらの両端に接続された第1層目の配a6X、6:yに
よってセル4Bに接続することができる。すなわち、交
っている2つの配線チャネル5yい 5xiの上に、同
層すなわち第2層目のアルミニウム膜によって一体に形
成され、かつ配線チャネル5X□と5 y 1の交わり
部で曲るパターンの配線7x、7yを配置することがで
きる。
したがって、基板1上の第2層目の層間絶縁膜15を除
去してなる接続孔の数を減少することができる。
去してなる接続孔の数を減少することができる。
ここで、第3図に、マクロセル4Aとセル4Bの間の領
域を示す。
域を示す。
第3図に示したように、通常、マクロセル4Aとセル4
Bの間を接続するために配線チャネル5x1.Syz上
を延在する配線7x、7yは、複数本設けられる。この
ように、交っている2つの配線チャネル5xよ、5yユ
の上に配置する配線7x、7yの本数が多い程、本発明
の効果は大きくなる。
Bの間を接続するために配線チャネル5x1.Syz上
を延在する配線7x、7yは、複数本設けられる。この
ように、交っている2つの配線チャネル5xよ、5yユ
の上に配置する配線7x、7yの本数が多い程、本発明
の効果は大きくなる。
以上1本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
例えば、配線チャネル5xにおいて、配線6yを第2層
目のアルミニウム膜で形成し、配置に7xを第1層目の
アルミニウム膜で形成するようにし、また、配線チャネ
ル5yにおいて、配線6xを第2層目のアルミニウム膜
で形成し、配線7yを第1層目のアルミニウム膜で形成
するようにしてもよい。この場合、マクロセル4Aある
いはセル4Bと配線6x、6yの接続は、第1層目の層
間絶縁膜13と第2層目の層間絶縁B15を除去してな
る深い接続孔を通してなされるので、第1層目の層間絶
縁膜13を除去してなる接続孔14を第1層目のアルミ
ニウム膜6で埋込むようにする。
目のアルミニウム膜で形成し、配置に7xを第1層目の
アルミニウム膜で形成するようにし、また、配線チャネ
ル5yにおいて、配線6xを第2層目のアルミニウム膜
で形成し、配線7yを第1層目のアルミニウム膜で形成
するようにしてもよい。この場合、マクロセル4Aある
いはセル4Bと配線6x、6yの接続は、第1層目の層
間絶縁膜13と第2層目の層間絶縁B15を除去してな
る深い接続孔を通してなされるので、第1層目の層間絶
縁膜13を除去してなる接続孔14を第1層目のアルミ
ニウム膜6で埋込むようにする。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
第1配線チャネルの第1配線と、第2配線チャネルの第
1配線とで延在する方向が相反し、前記第1配線チャネ
ルの第2配線と、第2配線チャネルの第2配線とで延在
する方向が相反するようにしたことにより、交っている
第1配線チャネルから第2配線チャネルの上に、接続孔
を用いずに。
1配線とで延在する方向が相反し、前記第1配線チャネ
ルの第2配線と、第2配線チャネルの第2配線とで延在
する方向が相反するようにしたことにより、交っている
第1配線チャネルから第2配線チャネルの上に、接続孔
を用いずに。
同層の導体膜によって第1配線又は第2配線を延在させ
ることができる。これにより、半導体基板上の接続孔の
数を減少することができるので、信頼性を高めることが
できる。
ることができる。これにより、半導体基板上の接続孔の
数を減少することができるので、信頼性を高めることが
できる。
第1図は、本発明の一実施例の半導体チップの平面図。
第2図は、半導体チップ上に構成されるMIOFETの
断面図。 第3図は、論理回路領域の一部を拡大して示した平面図
である。 図中、1・・・半導体チップ(基板)、2・・・ポンデ
ィングパッド、8・・・入出力バッファ回路、4A・・
・マクロセル、4B・・・セル、5・・・配線チャネル
、6・・・第1層目のアルミニウム配線、7・・・第2
層目のアルミニウム配線、8・・・フィールド絶縁膜、
9・・・Pチャネルストッパ領域、10・・・ゲート絶
縁膜、11・・・N゛半導体領域、12・・・ゲート電
極、 13.15・・・層間絶縁膜、14・・・接続孔
。 第 2 図 /(F′〜)
断面図。 第3図は、論理回路領域の一部を拡大して示した平面図
である。 図中、1・・・半導体チップ(基板)、2・・・ポンデ
ィングパッド、8・・・入出力バッファ回路、4A・・
・マクロセル、4B・・・セル、5・・・配線チャネル
、6・・・第1層目のアルミニウム配線、7・・・第2
層目のアルミニウム配線、8・・・フィールド絶縁膜、
9・・・Pチャネルストッパ領域、10・・・ゲート絶
縁膜、11・・・N゛半導体領域、12・・・ゲート電
極、 13.15・・・層間絶縁膜、14・・・接続孔
。 第 2 図 /(F′〜)
Claims (1)
- 【特許請求の範囲】 1、基板上に、複数のトランジスタ等で任意の機能を実
行するセルを複数構成し、該それぞれのセルの間を第1
方向に延在する第1配線チャネルと及び第2方向に延在
する第2配線チャネルとを有し、それら第1配線チャネ
ル及び第2配線チャネルに、第1配線と、前記第1配線
より上層の第2配線とを配置して前記それぞれのセルの
間を接続した半導体集積回路装置であって、前記第1配
線チャネルの第1配線と、第2配線チャネルの第1配線
とで延在する方向が相反し、また、前記第1配線チャネ
ルの第2配線と、第2配線チャネルの第2配線とで延在
する方向が相反することを特徴とする半導体集積回路装
置。 2、前記半導体集積回路装置は、1つの半導体チップに
スタンダードセル方式あるいはフルカスタム方式で種々
の回路を構成していることを特徴とする半導体集積回路
装置。 3、前記第1配線と第2配線の間は、層間絶縁膜が絶縁
し、また第1配線と第2配線の接続は、前記層間絶縁膜
を選択的に除去してなる接続孔を通して行われることを
特徴とする特許請求の範囲第1項記載の半導体集積回路
装置。 4、交っている第1配線チャネルと第2配線チャネルの
上に、それらの交り部で曲り、同層の導体膜からなる第
1配線又は第2配線を延在させていることを特徴とする
特許請求の範囲第1項記載の半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12823887A JPS63293940A (ja) | 1987-05-27 | 1987-05-27 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12823887A JPS63293940A (ja) | 1987-05-27 | 1987-05-27 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63293940A true JPS63293940A (ja) | 1988-11-30 |
Family
ID=14979908
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12823887A Pending JPS63293940A (ja) | 1987-05-27 | 1987-05-27 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63293940A (ja) |
-
1987
- 1987-05-27 JP JP12823887A patent/JPS63293940A/ja active Pending
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