JPS644667B2 - - Google Patents
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- JPS644667B2 JPS644667B2 JP14746781A JP14746781A JPS644667B2 JP S644667 B2 JPS644667 B2 JP S644667B2 JP 14746781 A JP14746781 A JP 14746781A JP 14746781 A JP14746781 A JP 14746781A JP S644667 B2 JPS644667 B2 JP S644667B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
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- H01L21/8232—Field-effect technology
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Description
【発明の詳細な説明】
本発明は多層配線の基体回路に関し、特に回路
セル相互間の接続に関する。
セル相互間の接続に関する。
高密度の半導体メモリ等の論理用半導体集積回
路は、半導体基体に形成された回路セルの内部接
続および回路セルの相互接続を、半導体基体上に
積層した多層の配線層によつて行なうことが多
い。ある半導体集積回路では、半導体基体上に絶
縁体を介して配線層を３層、積層している。そし
て、下層の配線層ではポリシリコンなどの電気抵
抗が比較的高い配線を走らせ、中層と上層の配線
層にはアルミニウムなどの電気抵抗の低い金属の
配線を走らせている。
路は、半導体基体に形成された回路セルの内部接
続および回路セルの相互接続を、半導体基体上に
積層した多層の配線層によつて行なうことが多
い。ある半導体集積回路では、半導体基体上に絶
縁体を介して配線層を３層、積層している。そし
て、下層の配線層ではポリシリコンなどの電気抵
抗が比較的高い配線を走らせ、中層と上層の配線
層にはアルミニウムなどの電気抵抗の低い金属の
配線を走らせている。
このような３層配線の半導体集積回路を例にし
て、従来技術について更に説明する。
て、従来技術について更に説明する。
第１図は、各配線層上の配線とDA格子との関
係を示している。最近では、半導体集積回路の設
計はコンピユータを利用した所謂DA（Design
Automation）によつて行なわれており、上記の
DA格子はDAのプログラムで予め定義されてい
るものである。
係を示している。最近では、半導体集積回路の設
計はコンピユータを利用した所謂DA（Design
Automation）によつて行なわれており、上記の
DA格子はDAのプログラムで予め定義されてい
るものである。
第１図において、１はｙ方向に走る配線用の
DA格子の座標軸であり、２はｘ方向に走る配線
用のDA格子の座標軸である。下層の配線層で
は、ｘ座標がｍ＋１、ｍ＋３、ｍ＋５、……のｙ
方向の格子（これを下層配線層の配線格子と称
す）上にのみ原則として配線を走らせることがで
きる。中層の配線層では、ｙ座標がｎ＋１、ｎ＋
２、……のｘ方向の格子（これを中層配線層の配
線格子と称す）上にのみ原則として配線を走らせ
ることができる。また上層の配線層では、ｘ座標
がｍ＋２、ｍ＋４、ｍ＋６、……のｙ方向の格子
（これを上層の配線層の配線格子と称す）上にの
み原則として配線を走らせることができる。ただ
しｍ、ｎは任意の正の整数である。
DA格子の座標軸であり、２はｘ方向に走る配線
用のDA格子の座標軸である。下層の配線層で
は、ｘ座標がｍ＋１、ｍ＋３、ｍ＋５、……のｙ
方向の格子（これを下層配線層の配線格子と称
す）上にのみ原則として配線を走らせることがで
きる。中層の配線層では、ｙ座標がｎ＋１、ｎ＋
２、……のｘ方向の格子（これを中層配線層の配
線格子と称す）上にのみ原則として配線を走らせ
ることができる。また上層の配線層では、ｘ座標
がｍ＋２、ｍ＋４、ｍ＋６、……のｙ方向の格子
（これを上層の配線層の配線格子と称す）上にの
み原則として配線を走らせることができる。ただ
しｍ、ｎは任意の正の整数である。
従来のDAのプログラムは上記のように各配線
層の配線格子を決定している。そして、回路セル
の内部配線は下層と中層の配線層を不規則に用い
て行なつており、また、各回路セルの信号入出力
端子はすべて下層配線層に設けるようになつてい
る。
層の配線格子を決定している。そして、回路セル
の内部配線は下層と中層の配線層を不規則に用い
て行なつており、また、各回路セルの信号入出力
端子はすべて下層配線層に設けるようになつてい
る。
さて、このような仕様のDAプログラムの下で
設計した従来の半導体集積回路では、回路セルの
信号出力端子からの信号路は下層の配線層の配線
を経由して回路セル領域外へ引き出される場合が
極めて多い。つまり、回路セルの信号出力端子か
ら出る信号路の該端子に近い部分が、比較的高抵
抗のポリシリコン等で形成されることが多くな
る。これは、駆動側回路セルから負荷側回路セル
への信号伝搬速度を低下させる原因になる。特
に、負荷側回路セルまでの信号路が長い場合に、
駆動側回路セルとして格別に駆動能力の大きな回
路セル（バツフアセル）を用いるが、上記のよう
にバツフアセルの信号出力端子の近傍で信号路に
高インピーダンス部分が存在すると、バツフアセ
ルの負荷駆動能力が著しく損われ、信号伝搬速度
の低下が著しい。
設計した従来の半導体集積回路では、回路セルの
信号出力端子からの信号路は下層の配線層の配線
を経由して回路セル領域外へ引き出される場合が
極めて多い。つまり、回路セルの信号出力端子か
ら出る信号路の該端子に近い部分が、比較的高抵
抗のポリシリコン等で形成されることが多くな
る。これは、駆動側回路セルから負荷側回路セル
への信号伝搬速度を低下させる原因になる。特
に、負荷側回路セルまでの信号路が長い場合に、
駆動側回路セルとして格別に駆動能力の大きな回
路セル（バツフアセル）を用いるが、上記のよう
にバツフアセルの信号出力端子の近傍で信号路に
高インピーダンス部分が存在すると、バツフアセ
ルの負荷駆動能力が著しく損われ、信号伝搬速度
の低下が著しい。
本発明の目的は、上記の如き従来技術の欠点を
除去した多層配線半導体集積回路を提供するにあ
る。
除去した多層配線半導体集積回路を提供するにあ
る。
しかして本発明による半導体集積回路は、多数
の回路が形成された半導体基体上に少なくとも３
層の配線層を積層したものであり、下層の配線層
には所定の配線格子上をポリシリコン等の高抵抗
の配線が第１の方向に走り、中層の配線層には所
定の配線格子上をアルミニウム等の低抵抗の配線
が該第１の方向と直交する方向に走り、上層の配
線層には所定の配線格子上をアルミニウム等の低
抵抗の配線が該第１の方向に走る。ここまでは従
来と同様であるが、本発明では、前述のバツフア
セルのような特定の回路セルの信号出力端子は中
層と上層の配線層の配線格子の交叉点に位置させ
ると共に、この信号出力端子と特定の他の回路セ
ルの信号入力端子との間の信号路は、少なくとも
該信号入力端子の近傍を除く区間は中層または上
層の低抵抗の配線だけで形成する。
の回路が形成された半導体基体上に少なくとも３
層の配線層を積層したものであり、下層の配線層
には所定の配線格子上をポリシリコン等の高抵抗
の配線が第１の方向に走り、中層の配線層には所
定の配線格子上をアルミニウム等の低抵抗の配線
が該第１の方向と直交する方向に走り、上層の配
線層には所定の配線格子上をアルミニウム等の低
抵抗の配線が該第１の方向に走る。ここまでは従
来と同様であるが、本発明では、前述のバツフア
セルのような特定の回路セルの信号出力端子は中
層と上層の配線層の配線格子の交叉点に位置させ
ると共に、この信号出力端子と特定の他の回路セ
ルの信号入力端子との間の信号路は、少なくとも
該信号入力端子の近傍を除く区間は中層または上
層の低抵抗の配線だけで形成する。
つぎに、本発明による半導体集積回路の一例に
ついて図面により説明する。
ついて図面により説明する。
第２図は、本発明にかかる３層配線の半導体集
積回路の１つの回路セルの部分を模式的に示す概
略平面図である。この回路セルはCMOS構造の
バツフアセルであり、その等価回路を第４図に示
してある。また、従来の３層配線半導体集積回路
における同じ等価回路を有するバツフアセルの構
造を第３図に示す。
積回路の１つの回路セルの部分を模式的に示す概
略平面図である。この回路セルはCMOS構造の
バツフアセルであり、その等価回路を第４図に示
してある。また、従来の３層配線半導体集積回路
における同じ等価回路を有するバツフアセルの構
造を第３図に示す。
本発明の特徴点の理解を容易にするため、まず
第３図によつて従来構造について説明する。
第３図によつて従来構造について説明する。
第３図において、４２と４２′はｎ形シリコン
基板（図示せず）の表面に形成されたＰ形不純物
拡散領域であり、第４図のMOSトランジスタP1，
P2，P3のソースとドレインとしてそれぞれ作用
する。４３と４３′はｎ形シリコン基板の表面に
形成されたｎ形不純物拡散領域であり、MOSト
ランジスタN1，N2，N3のソースとドレインとし
て働く。
基板（図示せず）の表面に形成されたＰ形不純物
拡散領域であり、第４図のMOSトランジスタP1，
P2，P3のソースとドレインとしてそれぞれ作用
する。４３と４３′はｎ形シリコン基板の表面に
形成されたｎ形不純物拡散領域であり、MOSト
ランジスタN1，N2，N3のソースとドレインとし
て働く。
拡散領域４２，４２′，４３，４３′上をｙ方向
に横切つてゲート電極配線４４が３本形成されて
いる。これらゲート電極配線４４は下層配線層上
にポリシリコンで形成される。なお、ゲート電極
配線と拡散領域４２，４２′，４３，４３′との間
には絶縁体の層が介在するが、図中省略してあ
る。また、下層配線層とシリコン基体の表面との
間、各配線層間には絶縁体層があるが、これらも
図中省略してある。４７は中層配線層上にアルミ
ニウムで形成された入力配線（IN）で、スルー
ホール２０，２１，２２を介して各ゲート電極配
線４４と接続されている。
に横切つてゲート電極配線４４が３本形成されて
いる。これらゲート電極配線４４は下層配線層上
にポリシリコンで形成される。なお、ゲート電極
配線と拡散領域４２，４２′，４３，４３′との間
には絶縁体の層が介在するが、図中省略してあ
る。また、下層配線層とシリコン基体の表面との
間、各配線層間には絶縁体層があるが、これらも
図中省略してある。４７は中層配線層上にアルミ
ニウムで形成された入力配線（IN）で、スルー
ホール２０，２１，２２を介して各ゲート電極配
線４４と接続されている。
４５は電源（VDD）配線で中層配線層上にアル
ミニウムで形成されている。この電源配線４５
は、各MOSトランジスタP1，P2，P3のドレイン
４２′とスルーホール２３，２４を介して接続さ
れている。４６は中層配線層上にアルミニウムで
形成された層源（VSS）配線で、スルーホール２
５，２６を介してMOSトランジスタN1，N2，
N3のソース４３と接続されている。４８は出力
配線で、中層配線層上にアルミニウムで形成され
ている。出力配線４８はMOSトランジスタP1，
P2，P3のソース４２、およびMOSトランジスタ
N1，N2，N3のドレイン４３とスルーホール２７
〜３０を介して接続されている。
ミニウムで形成されている。この電源配線４５
は、各MOSトランジスタP1，P2，P3のドレイン
４２′とスルーホール２３，２４を介して接続さ
れている。４６は中層配線層上にアルミニウムで
形成された層源（VSS）配線で、スルーホール２
５，２６を介してMOSトランジスタN1，N2，
N3のソース４３と接続されている。４８は出力
配線で、中層配線層上にアルミニウムで形成され
ている。出力配線４８はMOSトランジスタP1，
P2，P3のソース４２、およびMOSトランジスタ
N1，N2，N3のドレイン４３とスルーホール２７
〜３０を介して接続されている。
当該バツフアセルの信号出力端子（OUT）４
０は出力配線４８上に設けられるが、図示のよう
に、中、下層配線層の配線格子の交叉点に位置し
ている。
０は出力配線４８上に設けられるが、図示のよう
に、中、下層配線層の配線格子の交叉点に位置し
ている。
４１は信号出力端子４０をバツフアセルの領域
外の配線領域に引き出すための信号配線で、下層
配線層上にポリシリコンで形成される。この信号
配線４１はスルーホール３１によつて信号出力端
子４０と接続されることは勿論である。この信号
配線４１は配線領域においては、任意の配線層を
経由して延び、負荷回路セルの信号入力端子に接
続される。なお、この信号入力端子も下層配線層
と中層配線層の配線格子の交叉点に設けられる。
外の配線領域に引き出すための信号配線で、下層
配線層上にポリシリコンで形成される。この信号
配線４１はスルーホール３１によつて信号出力端
子４０と接続されることは勿論である。この信号
配線４１は配線領域においては、任意の配線層を
経由して延び、負荷回路セルの信号入力端子に接
続される。なお、この信号入力端子も下層配線層
と中層配線層の配線格子の交叉点に設けられる。
このように従来は、バツフアセル（他の回路セ
ルも例外ではない）の信号出力端子はポリシリコ
ンの配線によつて配線領域に引き出され、任意の
配線層を経由して負荷回路セルの信号入力端子へ
接続される。ポリシリコンの配線はアルミニウム
の配線よりも電気抵抗が相当に大きく、このよう
な高抵抗配線の部分が信号出力端子からの引出し
部に存在すると、バツフアセルの負荷駆動能力が
著しく損われ、信号の伝搬速度が低下してしま
う。
ルも例外ではない）の信号出力端子はポリシリコ
ンの配線によつて配線領域に引き出され、任意の
配線層を経由して負荷回路セルの信号入力端子へ
接続される。ポリシリコンの配線はアルミニウム
の配線よりも電気抵抗が相当に大きく、このよう
な高抵抗配線の部分が信号出力端子からの引出し
部に存在すると、バツフアセルの負荷駆動能力が
著しく損われ、信号の伝搬速度が低下してしま
う。
つぎに、第２図に示す本発明の場合について説
明するが、第３図と同等部分には同符号を付して
説明に代える。
明するが、第３図と同等部分には同符号を付して
説明に代える。
本発明の場合、出力配線４８のｙ方向部分を１
格子ピツチだけ左方に移動させ、信号出力端子４
０を中層配線層と上層配線層の配線格子の交叉点
に位置させている。また、これら位置移動に伴な
つて、右側のゲート電極配線４４の中央部分を左
方へ半格子ピツチだけ移動させ、下層配線層の配
線で中央のゲート電極配線に直接接続している。
格子ピツチだけ左方に移動させ、信号出力端子４
０を中層配線層と上層配線層の配線格子の交叉点
に位置させている。また、これら位置移動に伴な
つて、右側のゲート電極配線４４の中央部分を左
方へ半格子ピツチだけ移動させ、下層配線層の配
線で中央のゲート電極配線に直接接続している。
信号出力端子４０は、上層配線層上にアルミニ
ウムによつて形成された信号配線３９により、当
該バツフアセルの領域外の配線領域へ引き出され
る。この信号配線３９と信号出力端子４０とがス
ルーホール３２を介して接続されることは勿論で
ある。信号配線３９は負荷回路セルまで延長され
るが、負荷回路セルの信号入力端子の近傍以外で
は中、上層の配線層だけが用いられる。勿論、信
号の伝搬速度の面では信号入力端子の近傍でも
中、上層の配線層の配線とするのが最も好まし
い。
ウムによつて形成された信号配線３９により、当
該バツフアセルの領域外の配線領域へ引き出され
る。この信号配線３９と信号出力端子４０とがス
ルーホール３２を介して接続されることは勿論で
ある。信号配線３９は負荷回路セルまで延長され
るが、負荷回路セルの信号入力端子の近傍以外で
は中、上層の配線層だけが用いられる。勿論、信
号の伝搬速度の面では信号入力端子の近傍でも
中、上層の配線層の配線とするのが最も好まし
い。
このように、バツフアセルの信号出力端子を
中、上層配線層の配線格子の交叉点に設け、負荷
回路セルの信号入力端子との間を、少なくとも信
号入力端子の近傍以外では中、上層配線層のアル
ミニウム配線だけを用いて接続すれば、バツフア
セルの本来の駆動能力を十分に発揮させて、信号
伝搬速度を大幅に向上させることができる。
中、上層配線層の配線格子の交叉点に設け、負荷
回路セルの信号入力端子との間を、少なくとも信
号入力端子の近傍以外では中、上層配線層のアル
ミニウム配線だけを用いて接続すれば、バツフア
セルの本来の駆動能力を十分に発揮させて、信号
伝搬速度を大幅に向上させることができる。
なお、こゝまではバツフアセルの一例について
のみ説明したが、これ以外の速い信号伝搬が必要
な特定の回路セルについても同様に構成すれば、
同様の効果が得られることは明らかである。
のみ説明したが、これ以外の速い信号伝搬が必要
な特定の回路セルについても同様に構成すれば、
同様の効果が得られることは明らかである。
また前記実施例はシリコンの基体を用いた例で
あつたが、これ以外の半導体基体を用いた半導体
集積回路についても本発明を適用できる。さら
に、下層配線層の配線材料はポリシリコン以外の
材料を用いることも可能であり、同様に中、上層
配線層の配線材料もアルミニウムに限るものでは
ない。
あつたが、これ以外の半導体基体を用いた半導体
集積回路についても本発明を適用できる。さら
に、下層配線層の配線材料はポリシリコン以外の
材料を用いることも可能であり、同様に中、上層
配線層の配線材料もアルミニウムに限るものでは
ない。
さらに付言すれば、配線層を４層以上積層した
場合も、本発明を同様に適用できることは明らか
である。
場合も、本発明を同様に適用できることは明らか
である。
本発明は以上は詳述した如くであり、バツフア
セル等の特定の回路セルとその負荷となる特定の
回路セルとの間の信号伝搬速度を高めることによ
り、半導体集積回路の高速化を図ることができ、
その効果は極めて大きい。
セル等の特定の回路セルとその負荷となる特定の
回路セルとの間の信号伝搬速度を高めることによ
り、半導体集積回路の高速化を図ることができ、
その効果は極めて大きい。
第１図はDA格子と各配線層の配線格子との関
係を示す図、第２図は本発明による半導体集積回
路のバツフアセルの部分を示す概略平面図、第３
図は従来の半導体集積回路のバツフアセルの部分
を示す平面図、第４図は第２図および第３図に示
されたバツフアセルの等価回路を示す図である。 ２０〜３２……スルーホール、３９……信号配
線、４０……信号出力端子、４２，４２′……Ｐ
形不純物拡散領域、４３，４３′……Ｎ形不純物
拡散領域、４４……ゲート電極配線、４５……電
源（VDD）配線、４６……電源（VSS）配線、４
７……入力配線、４８……出力配線、P1，P2，
P3，N1，N2，N3……MOSトランジスタ。
係を示す図、第２図は本発明による半導体集積回
路のバツフアセルの部分を示す概略平面図、第３
図は従来の半導体集積回路のバツフアセルの部分
を示す平面図、第４図は第２図および第３図に示
されたバツフアセルの等価回路を示す図である。 ２０〜３２……スルーホール、３９……信号配
線、４０……信号出力端子、４２，４２′……Ｐ
形不純物拡散領域、４３，４３′……Ｎ形不純物
拡散領域、４４……ゲート電極配線、４５……電
源（VDD）配線、４６……電源（VSS）配線、４
７……入力配線、４８……出力配線、P1，P2，
P3，N1，N2，N3……MOSトランジスタ。
Claims (1)
- １ 多数の回路セルが形成された半導体基体と、
個々の回路セルの内部接続および回路セルの相互
接続のために該半導体基体上に積層された３層以
上の配線層とから成る半導体集積回路において、
該配線層として、該半導体基体上に絶縁体を介し
て形成され、所定の配線格子上をポリシリコン等
の高抵抗の配線が第１の方向に走る第１の配線層
と、該第１の配線層上に絶縁体を介して形成さ
れ、所定の配線格子上をアルミニウム等の低抵抗
の配線が該第１の方向と直交する方向に走る第２
の配線層と、該第２の配線層上に絶縁体を介して
形成され、所定の配線格子上をアルミニウム等の
低抵抗の配線が該第１の方向に走る第３の配線層
とを有し、特定の回路セルの信号出力端子は該第
２層以上の相隣る配線層の配線格子の交叉点に位
置させ、該信号出力端子と特定の他の回路セルの
信号入力端子との間の信号路は、少なくとも該信
号入力端子の近傍を除く区間は該第１配線層以外
の配線層の配線だけで形成したことを特徴とする
半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14746781A JPS5848937A (ja) | 1981-09-18 | 1981-09-18 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14746781A JPS5848937A (ja) | 1981-09-18 | 1981-09-18 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5848937A JPS5848937A (ja) | 1983-03-23 |
| JPS644667B2 true JPS644667B2 (ja) | 1989-01-26 |
Family
ID=15431033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14746781A Granted JPS5848937A (ja) | 1981-09-18 | 1981-09-18 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5848937A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5162893A (en) * | 1988-05-23 | 1992-11-10 | Fujitsu Limited | Semiconductor integrated circuit device with an enlarged internal logic circuit area |
| EP0623962A1 (en) * | 1993-05-05 | 1994-11-09 | Texas Instruments Deutschland Gmbh | Gate electrode of power MOS field effect transistor |
-
1981
- 1981-09-18 JP JP14746781A patent/JPS5848937A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5848937A (ja) | 1983-03-23 |
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