JPS61202451A - 半導体集積回路の配線構体 - Google Patents
半導体集積回路の配線構体Info
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- JPS61202451A JPS61202451A JP4305885A JP4305885A JPS61202451A JP S61202451 A JPS61202451 A JP S61202451A JP 4305885 A JP4305885 A JP 4305885A JP 4305885 A JP4305885 A JP 4305885A JP S61202451 A JPS61202451 A JP S61202451A
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- wiring
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は半導体集積回路の配線構体、特に基本となる回
路を単位セル内で作成し、単位セル間を相互配線して所
望の論理機能を有する半導体集積回路を実現せしめるい
わゆるビルディング−ブロック方式の半導体集積回路の
配線構体に関するものである。
路を単位セル内で作成し、単位セル間を相互配線して所
望の論理機能を有する半導体集積回路を実現せしめるい
わゆるビルディング−ブロック方式の半導体集積回路の
配線構体に関するものである。
（従来技術）
従来、単位セル間の相互配線が単位セル上を通過すると
きは、相互配線の通過する単位セルが相互配線と論理的
に無関係な場合のみ通過することを許していた。たとえ
ば第３図に示したような論理回路図では相互配線４は論
理ゲート２と論理的に無関係であるが、第３図に示す論
理回路を実現させる場合のみ第７図に示すように論理ゲ
ート２に対応する単位セルフ上を通過させていた。とこ
ろが、第４図に示したような論理回路では、相互配線５
は論理ゲー）１，２，３と接続しているが、第４図に示
す論理回路を実現させると第８図に示すように相互配１
ｌＪ５に対応する相互配線パターン１０のように単位上
ル外の配線専用領域を占有し、チップサイズを増大させ
る欠点があった。
きは、相互配線の通過する単位セルが相互配線と論理的
に無関係な場合のみ通過することを許していた。たとえ
ば第３図に示したような論理回路図では相互配線４は論
理ゲート２と論理的に無関係であるが、第３図に示す論
理回路を実現させる場合のみ第７図に示すように論理ゲ
ート２に対応する単位セルフ上を通過させていた。とこ
ろが、第４図に示したような論理回路では、相互配線５
は論理ゲー）１，２，３と接続しているが、第４図に示
す論理回路を実現させると第８図に示すように相互配１
ｌＪ５に対応する相互配線パターン１０のように単位上
ル外の配線専用領域を占有し、チップサイズを増大させ
る欠点があった。
（発明の目的）
本発明の目的は従来の半導体集積回路の配線構体の欠点
を除去し、相互配線の通過する単位セルが相互配線と診
埋的に接続する場合と論理的に無関係に単に相互配線が
通過する場合の二者択一の可能性を許す半導体集積回路
の配線構体を提供するものである。
を除去し、相互配線の通過する単位セルが相互配線と診
埋的に接続する場合と論理的に無関係に単に相互配線が
通過する場合の二者択一の可能性を許す半導体集積回路
の配線構体を提供するものである。
（発明の構成）
本発明によれば、大規模な半導体集積回路で基本となる
回路を単位セル内で作成し、単位セル間を相互配線して
所望の論理機能を実現せしめる半導体集積回路で多結晶
シリコンＮを１層と金属配線層を少なくとも２１１ｉ有
する配線構体において、単位セル内で多結晶シリコン層
パターンと金属配線第２／ｉ１パターンを平行に配置し
、金属配線第１層パターンを前記多結晶シリコン層パタ
ーンと金属配線第２Ｎパターン間に橋渡しして、この金
属配線第１層パターンと金属配線第２層パターンの間に
選択的にスルホールを形成することにより相互配線と単
位セル間の接続を可変にすることを特徴とする半導体集
積回路の配線構体が得られる。
回路を単位セル内で作成し、単位セル間を相互配線して
所望の論理機能を実現せしめる半導体集積回路で多結晶
シリコンＮを１層と金属配線層を少なくとも２１１ｉ有
する配線構体において、単位セル内で多結晶シリコン層
パターンと金属配線第２／ｉ１パターンを平行に配置し
、金属配線第１層パターンを前記多結晶シリコン層パタ
ーンと金属配線第２Ｎパターン間に橋渡しして、この金
属配線第１層パターンと金属配線第２層パターンの間に
選択的にスルホールを形成することにより相互配線と単
位セル間の接続を可変にすることを特徴とする半導体集
積回路の配線構体が得られる。
（実施例）
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例を示す。第１図において、こ
の実施例は拡散層と多結晶シリコン層の交差によってト
ランジスタを実現する大規模な半導体集積回路における
単位上ル２０間を相互配線して所望の論理機能を実現せ
しめる半導体集積回路で多結晶シリコン層を１層と金属
配線層を少なくとも２層有する配線構体である。
の実施例は拡散層と多結晶シリコン層の交差によってト
ランジスタを実現する大規模な半導体集積回路における
単位上ル２０間を相互配線して所望の論理機能を実現せ
しめる半導体集積回路で多結晶シリコン層を１層と金属
配線層を少なくとも２層有する配線構体である。
この単位セル１２にはＰチャネル拡散＃１６と、ｎチャ
ネル拡散層１７と、多結晶シリコンｒ＠１８とを有し、
更に電流を供給する高電位電源線１４と低電位電源線１
５と、多結晶シリコン層１８にコンタクト２１を介して
接続される金属配線第１層１９と、多結晶シリコンＮＢ
１８に平行に配置され、かつ金属配線第１層１９との接
続を可能にする金属配線層２７ｉｉ２０とを含む。
ネル拡散層１７と、多結晶シリコンｒ＠１８とを有し、
更に電流を供給する高電位電源線１４と低電位電源線１
５と、多結晶シリコン層１８にコンタクト２１を介して
接続される金属配線第１層１９と、多結晶シリコンＮＢ
１８に平行に配置され、かつ金属配線第１層１９との接
続を可能にする金属配線層２７ｉｉ２０とを含む。
この単位セル１２は金属配線層２／１ｉｉ１９が金属配
線第２層とを接続するためのスルホール部２２を有し、
かつ単位セル１２上を跨って配線されており、両側が相
互配線パターンに接続されるようになりている。
線第２層とを接続するためのスルホール部２２を有し、
かつ単位セル１２上を跨って配線されており、両側が相
互配線パターンに接続されるようになりている。
この単位セル１２のレイアクトは第２図に示す論理回路
２が構成されている。
２が構成されている。
本発明の一実施例における単位セルの具体例を説明する
と、Ｋ３図に示す論理回路は第５図に示す詳細なレイア
ウト図のように相互配線４が相互配線パタン１３及び単
位セル１２内の金属配線層２１２０により単位セル１２
上を通過するように構成され、かつｗ、７図のようなレ
イアウトバタンとなる。
と、Ｋ３図に示す論理回路は第５図に示す詳細なレイア
ウト図のように相互配線４が相互配線パタン１３及び単
位セル１２内の金属配線層２１２０により単位セル１２
上を通過するように構成され、かつｗ、７図のようなレ
イアウトバタンとなる。
また、第４図に示す論理回路は第６図に示すレイアクト
図のように多結晶シリコン層１８が金属配線第１層１９
とコンタクト２１を介して接続されているために金属配
線第１層１９と金属配線層２８２０とがスルーホール２
３を介して接続され、かつ第９図に示すようなレイアウ
トパターンとなる。このように、本実施例では＃ｇ３図
と第４図の論理回路を金属配線第２１パターンの間に選
択的にスルーホール２３を形成することにより相互配線
と単位セル間の接続を可変にすることができ、たとえば
第３図に示したように相互配線４が論理ゲート２と論理
的に無関係な場合の論理回路は第７図のレイアウト図の
ように実現される。さらに第４図に示したように相互配
１ＩｉＩ５が論理ゲート１゜２．３と接続している場合
の論理回路も第９図のレイアウト図のように単位セル上
を通過させて実現させることができる。
図のように多結晶シリコン層１８が金属配線第１層１９
とコンタクト２１を介して接続されているために金属配
線第１層１９と金属配線層２８２０とがスルーホール２
３を介して接続され、かつ第９図に示すようなレイアウ
トパターンとなる。このように、本実施例では＃ｇ３図
と第４図の論理回路を金属配線第２１パターンの間に選
択的にスルーホール２３を形成することにより相互配線
と単位セル間の接続を可変にすることができ、たとえば
第３図に示したように相互配線４が論理ゲート２と論理
的に無関係な場合の論理回路は第７図のレイアウト図の
ように実現される。さらに第４図に示したように相互配
１ＩｉＩ５が論理ゲート１゜２．３と接続している場合
の論理回路も第９図のレイアウト図のように単位セル上
を通過させて実現させることができる。
（発明の効果）
本発明は以上説明したように相互配線の通過する単位セ
ルが、相互配線と論理的に接続する場合と論理的に無関
係に単に相互配線が通過する場合の両者に選択的に使用
可能にしたので、特にビルディング・ブロック方式でパ
ターン設計される半導体集積回路の場合、単位セル上の
通過配線領域の有効活用及び配線専用領域の削減により
チップサイズを減少させ得るという効果を有する。
ルが、相互配線と論理的に接続する場合と論理的に無関
係に単に相互配線が通過する場合の両者に選択的に使用
可能にしたので、特にビルディング・ブロック方式でパ
ターン設計される半導体集積回路の場合、単位セル上の
通過配線領域の有効活用及び配線専用領域の削減により
チップサイズを減少させ得るという効果を有する。
第１図は本発明の一実施例を示す図、第２図は本実施例
の論理回路を示す図、第３図シよび第４図は論理回路を
示す図、第５図および第６図は本発明の一実施例により
実現されたレイアウトを示す図、第７図は第３図に示す
論理回路の従来技術および本実施例により実現されたレ
イアウトを示す図、第８図は第３図に示す論理回路の従
来例のレイアウトを示す図、第９図は第４図に示す論理
回路図の本発明の一実施例により実現されたレイアウト
を示す図ズ島う。 １〜３・・・・・・論理グー）、４．５−・・・・相互
配線、６．７，８，１２．２２・・・・一単位セル、９
，１０゜１１．１３・−・・・相互配線パターン、１４
・・・・−高電位電源線、１５・−・・・低電位電源線
、１６・−・・・Ｐチャネル拡散層、１７・・・・−ｎ
チャネル拡散層、１８多結晶シリコン層、１９−・・・
・金属配線第１層、２０・・・・・・金属配線第２／ｉ
、２１−−−−・コンタクト、２３・・・・・・スルー
ホール。 第１図 第２図 第４図 第９図
の論理回路を示す図、第３図シよび第４図は論理回路を
示す図、第５図および第６図は本発明の一実施例により
実現されたレイアウトを示す図、第７図は第３図に示す
論理回路の従来技術および本実施例により実現されたレ
イアウトを示す図、第８図は第３図に示す論理回路の従
来例のレイアウトを示す図、第９図は第４図に示す論理
回路図の本発明の一実施例により実現されたレイアウト
を示す図ズ島う。 １〜３・・・・・・論理グー）、４．５−・・・・相互
配線、６．７，８，１２．２２・・・・一単位セル、９
，１０゜１１．１３・−・・・相互配線パターン、１４
・・・・−高電位電源線、１５・−・・・低電位電源線
、１６・−・・・Ｐチャネル拡散層、１７・・・・−ｎ
チャネル拡散層、１８多結晶シリコン層、１９−・・・
・金属配線第１層、２０・・・・・・金属配線第２／ｉ
、２１−−−−・コンタクト、２３・・・・・・スルー
ホール。 第１図 第２図 第４図 第９図
Claims (1)
- 大規模な半導体集積回路で基本となる回路を単位セル内
で作成し、単位セル間を相互配線して所望の論理機能を
実現せしめる半導体集積回路で多結晶シリコン層を１層
と金属配線層を少なくとも２層有する配線構体において
、単位セル内で多結晶シリコン層パターンと金属配線第
２層パターンを平行に配置し、金属配線第１層パターン
を前記多結晶シリコン層パターンと金属配線第２層パタ
ーン間に橋渡しして、この金属配線第１層パターンと金
属配線第２層パターンの間に選択的にスルーホールを形
成することにより相互配線と単位セル間の接続を可変に
することを特徴とする半導体集積回路の配線構体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4305885A JPS61202451A (ja) | 1985-03-05 | 1985-03-05 | 半導体集積回路の配線構体 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4305885A JPS61202451A (ja) | 1985-03-05 | 1985-03-05 | 半導体集積回路の配線構体 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61202451A true JPS61202451A (ja) | 1986-09-08 |
Family
ID=12653271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4305885A Pending JPS61202451A (ja) | 1985-03-05 | 1985-03-05 | 半導体集積回路の配線構体 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61202451A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6419744A (en) * | 1987-07-15 | 1989-01-23 | Hitachi Ltd | Semiconductor device |
| JP2016136650A (ja) * | 2008-07-16 | 2016-07-28 | テラ イノヴェイションズ インコーポレイテッド | 動的アレイアーキテクチャにおけるセル位相整合及び配置の方法及びその実施 |
| US9779200B2 (en) | 2008-03-27 | 2017-10-03 | Tela Innovations, Inc. | Methods for multi-wire routing and apparatus implementing same |
| US9818747B2 (en) | 2007-12-13 | 2017-11-14 | Tela Innovations, Inc. | Super-self-aligned contacts and method for making the same |
| US9859277B2 (en) | 2006-03-09 | 2018-01-02 | Tela Innovations, Inc. | Methods, structures, and designs for self-aligning local interconnects used in integrated circuits |
| US9871056B2 (en) | 2008-03-13 | 2018-01-16 | Tela Innovations, Inc. | Semiconductor chip including integrated circuit having cross-coupled transistor configuration and method for manufacturing the same |
| US9905576B2 (en) | 2006-03-09 | 2018-02-27 | Tela Innovations, Inc. | Semiconductor chip including region having rectangular-shaped gate structures and first metal structures |
| US9917056B2 (en) | 2006-03-09 | 2018-03-13 | Tela Innovations, Inc. | Coarse grid design methods and structures |
| US10074640B2 (en) | 2007-03-05 | 2018-09-11 | Tela Innovations, Inc. | Integrated circuit cell library for multiple patterning |
| US10230377B2 (en) | 2006-03-09 | 2019-03-12 | Tela Innovations, Inc. | Circuitry and layouts for XOR and XNOR logic |
| US10446536B2 (en) | 2009-05-06 | 2019-10-15 | Tela Innovations, Inc. | Cell circuit and layout with linear finfet structures |
-
1985
- 1985-03-05 JP JP4305885A patent/JPS61202451A/ja active Pending
Cited By (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6419744A (en) * | 1987-07-15 | 1989-01-23 | Hitachi Ltd | Semiconductor device |
| US10230377B2 (en) | 2006-03-09 | 2019-03-12 | Tela Innovations, Inc. | Circuitry and layouts for XOR and XNOR logic |
| US10217763B2 (en) | 2006-03-09 | 2019-02-26 | Tela Innovations, Inc. | Semiconductor chip having region including gate electrode features of rectangular shape on gate horizontal grid and first-metal structures of rectangular shape on at least eight first-metal gridlines of first-metal vertical grid |
| US10186523B2 (en) | 2006-03-09 | 2019-01-22 | Tela Innovations, Inc. | Semiconductor chip having region including gate electrode features formed in part from rectangular layout shapes on gate horizontal grid and first-metal structures formed in part from rectangular layout shapes on at least eight first-metal gridlines of first-metal vertical grid |
| US9859277B2 (en) | 2006-03-09 | 2018-01-02 | Tela Innovations, Inc. | Methods, structures, and designs for self-aligning local interconnects used in integrated circuits |
| US10141334B2 (en) | 2006-03-09 | 2018-11-27 | Tela Innovations, Inc. | Semiconductor chip including region having rectangular-shaped gate structures and first-metal structures |
| US9905576B2 (en) | 2006-03-09 | 2018-02-27 | Tela Innovations, Inc. | Semiconductor chip including region having rectangular-shaped gate structures and first metal structures |
| US10141335B2 (en) | 2006-03-09 | 2018-11-27 | Tela Innovations, Inc. | Semiconductor CIP including region having rectangular-shaped gate structures and first metal structures |
| US9917056B2 (en) | 2006-03-09 | 2018-03-13 | Tela Innovations, Inc. | Coarse grid design methods and structures |
| US10074640B2 (en) | 2007-03-05 | 2018-09-11 | Tela Innovations, Inc. | Integrated circuit cell library for multiple patterning |
| US9910950B2 (en) | 2007-03-07 | 2018-03-06 | Tela Innovations, Inc. | Methods for cell phasing and placement in dynamic array architecture and implementation of the same |
| US10734383B2 (en) | 2007-10-26 | 2020-08-04 | Tela Innovations, Inc. | Methods, structures, and designs for self-aligning local interconnects used in integrated circuits |
| US9818747B2 (en) | 2007-12-13 | 2017-11-14 | Tela Innovations, Inc. | Super-self-aligned contacts and method for making the same |
| US10461081B2 (en) | 2007-12-13 | 2019-10-29 | Tel Innovations, Inc. | Super-self-aligned contacts and method for making the same |
| US10020321B2 (en) | 2008-03-13 | 2018-07-10 | Tela Innovations, Inc. | Cross-coupled transistor circuit defined on two gate electrode tracks |
| US9871056B2 (en) | 2008-03-13 | 2018-01-16 | Tela Innovations, Inc. | Semiconductor chip including integrated circuit having cross-coupled transistor configuration and method for manufacturing the same |
| US10651200B2 (en) | 2008-03-13 | 2020-05-12 | Tela Innovations, Inc. | Cross-coupled transistor circuit defined on three gate electrode tracks |
| US10658385B2 (en) | 2008-03-13 | 2020-05-19 | Tela Innovations, Inc. | Cross-coupled transistor circuit defined on four gate electrode tracks |
| US10727252B2 (en) | 2008-03-13 | 2020-07-28 | Tela Innovations, Inc. | Semiconductor chip including integrated circuit having cross-coupled transistor configuration and method for manufacturing the same |
| US9779200B2 (en) | 2008-03-27 | 2017-10-03 | Tela Innovations, Inc. | Methods for multi-wire routing and apparatus implementing same |
| JP2016136650A (ja) * | 2008-07-16 | 2016-07-28 | テラ イノヴェイションズ インコーポレイテッド | 動的アレイアーキテクチャにおけるセル位相整合及び配置の方法及びその実施 |
| US10446536B2 (en) | 2009-05-06 | 2019-10-15 | Tela Innovations, Inc. | Cell circuit and layout with linear finfet structures |
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