JPH02248049A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH02248049A JPH02248049A JP6897789A JP6897789A JPH02248049A JP H02248049 A JPH02248049 A JP H02248049A JP 6897789 A JP6897789 A JP 6897789A JP 6897789 A JP6897789 A JP 6897789A JP H02248049 A JPH02248049 A JP H02248049A
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- JP
- Japan
- Prior art keywords
- layer
- wiring
- conductors
- power
- wired
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 16
- 229910052782 aluminium Inorganic materials 0.000 abstract description 2
- 239000004020 conductor Substances 0.000 abstract 11
- 230000010354 integration Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は半導体集積回路に係り、特に、配線領域（配線
チャネル）を持たないマクロセルを構成した半導体装置
に適用するのに好適な、多層配線された半導体集積回路
の改良に関する。
チャネル）を持たないマクロセルを構成した半導体装置
に適用するのに好適な、多層配線された半導体集積回路
の改良に関する。
半導体集積回路には、第２図に示すように、基本セル１
０を格子状に配列し、当該基本セルを所定の配線パター
ンで配線することにより論理ゲートあるいは論理ブロッ
クを構成して目標とする機能を得るようにしたものがあ
る。なお、第２図において符号１２ＡはＶｓｓの電源を
供給するための電源線、１２ＢはＶｄｄの電源を供給す
るための電源線であり、これら電源線１２Ａ、１２Ｂは
配線パターンに応じて基本セル１０に接続され電源を供
給する。又、１４はＮチャネルのウェル、１６はＰチャ
ネルのウェル、１８はゲートであり、このゲート１８と
、該ゲート１８で区画されたウェル１４．１６でＮチャ
ネルのトランジスタ群、Ｐチャネルのトランジスタ群か
らなる基本セル１０が構成されている。他の基本セルに
おいても同様のトランジスタ群が構成されている。ス２
０は配線である。 従来、前記電源線１２Ａ、１２Ｂは、例えばアルミニウ
ム（Ａ、ｇ ）からなる配線層の１層目を使用して配線
されていた。このように電源線１２Ａ、１２Ｂが配線さ
れているなめ、基本セル１０を横１列に並べることによ
り、該電源線１２Ａ、１２Ｂを１層目の配線層で横方向
に°接続することができる。
０を格子状に配列し、当該基本セルを所定の配線パター
ンで配線することにより論理ゲートあるいは論理ブロッ
クを構成して目標とする機能を得るようにしたものがあ
る。なお、第２図において符号１２ＡはＶｓｓの電源を
供給するための電源線、１２ＢはＶｄｄの電源を供給す
るための電源線であり、これら電源線１２Ａ、１２Ｂは
配線パターンに応じて基本セル１０に接続され電源を供
給する。又、１４はＮチャネルのウェル、１６はＰチャ
ネルのウェル、１８はゲートであり、このゲート１８と
、該ゲート１８で区画されたウェル１４．１６でＮチャ
ネルのトランジスタ群、Ｐチャネルのトランジスタ群か
らなる基本セル１０が構成されている。他の基本セルに
おいても同様のトランジスタ群が構成されている。ス２
０は配線である。 従来、前記電源線１２Ａ、１２Ｂは、例えばアルミニウ
ム（Ａ、ｇ ）からなる配線層の１層目を使用して配線
されていた。このように電源線１２Ａ、１２Ｂが配線さ
れているなめ、基本セル１０を横１列に並べることによ
り、該電源線１２Ａ、１２Ｂを１層目の配線層で横方向
に°接続することができる。
しかしながら、前記のように第１層目の配線層に電源線
を設ける場合において、第３図に示すように、基本セル
を隙間なく配列して配線領域（チャネル）を持たない例
え６ばチャネルフリー配置によりマクロセルを構成する
際には、次のような問題点が生じる。 即ち、第３図において上下方向の基本セル間を信号線に
より接続する際には、横方向に走る第１層目の信号線は
電源線で遮られるため第１層の電源線の存在する部分に
信号線を形成することができず、その部分では第２層以
上の配線層を用いて前記電源線をまたぐように信号線を
形成する必要があることから、信号線が接続しに＜＜、
半導体集積回路の集積度向上の障害となっていた。 本発明は、前記従来の問題点に鑑みてなされたもので、
電源線長手方向に垂直方向への基本セル間の信号線配線
を信号線が電源線をまたぐ必要なく第１層で行えるよう
にして、当該信号線の接続しにくさを解消し得る半導体
集積回路を提供することを課題とする。
を設ける場合において、第３図に示すように、基本セル
を隙間なく配列して配線領域（チャネル）を持たない例
え６ばチャネルフリー配置によりマクロセルを構成する
際には、次のような問題点が生じる。 即ち、第３図において上下方向の基本セル間を信号線に
より接続する際には、横方向に走る第１層目の信号線は
電源線で遮られるため第１層の電源線の存在する部分に
信号線を形成することができず、その部分では第２層以
上の配線層を用いて前記電源線をまたぐように信号線を
形成する必要があることから、信号線が接続しに＜＜、
半導体集積回路の集積度向上の障害となっていた。 本発明は、前記従来の問題点に鑑みてなされたもので、
電源線長手方向に垂直方向への基本セル間の信号線配線
を信号線が電源線をまたぐ必要なく第１層で行えるよう
にして、当該信号線の接続しにくさを解消し得る半導体
集積回路を提供することを課題とする。
本発明は、多層配線された半導体集積回路において、基
本セルに電源を供給するための電源線を、第２層以上の
配線層に設けることにより、前記課題を達成したもので
ある。
本セルに電源を供給するための電源線を、第２層以上の
配線層に設けることにより、前記課題を達成したもので
ある。
本発明においては、集積回路において、基本セルに電源
を供給するための電源線を、第２層以上の配線層に設け
ている。 従って、従来の如く、電源線の長手方向に垂直方向に接
続される基本セル間の信号線を、電源線のある部分で第
２層の配線層を使用してまたぐように配線する必要がな
く、第１層の配線層を使用して信号線の容易な接続を可
能にする。よって、第１層と他の層の配線間に信号線を
形成するという繁雑さが解消でき、半導体集積回路を迅
速に製造し得るようになる。又、従来、第１層目に電源
線があった領域の一部を信号配線の領域として使用でき
るため、信号線配線の自由度を向上させると共に、配線
距離を短くすることが可能なため、半導体集積回路のチ
ップの集積度を向上させることができる。又、例えば、
マクロセルにおいて、配線用に使用されていた基本セル
の数を減少できるため、チップ上のゲート使用の無駄を
減少させて集積度を向上させることができる。 又、第１Ｊ！目の配線層は配線の幅が狭く、ピッチも狭
いので信号配線を設けるのに好適であり、逆に第２層以
上の配線層は上の層になるに従って線が太くなりピッチ
も広がる傾向にあるため本発明により、十分な容量のあ
る電源線を設けることができ、半導体集積回路の信頼性
が向上する。
を供給するための電源線を、第２層以上の配線層に設け
ている。 従って、従来の如く、電源線の長手方向に垂直方向に接
続される基本セル間の信号線を、電源線のある部分で第
２層の配線層を使用してまたぐように配線する必要がな
く、第１層の配線層を使用して信号線の容易な接続を可
能にする。よって、第１層と他の層の配線間に信号線を
形成するという繁雑さが解消でき、半導体集積回路を迅
速に製造し得るようになる。又、従来、第１層目に電源
線があった領域の一部を信号配線の領域として使用でき
るため、信号線配線の自由度を向上させると共に、配線
距離を短くすることが可能なため、半導体集積回路のチ
ップの集積度を向上させることができる。又、例えば、
マクロセルにおいて、配線用に使用されていた基本セル
の数を減少できるため、チップ上のゲート使用の無駄を
減少させて集積度を向上させることができる。 又、第１Ｊ！目の配線層は配線の幅が狭く、ピッチも狭
いので信号配線を設けるのに好適であり、逆に第２層以
上の配線層は上の層になるに従って線が太くなりピッチ
も広がる傾向にあるため本発明により、十分な容量のあ
る電源線を設けることができ、半導体集積回路の信頼性
が向上する。
以下、図面を参照して本発明の実施例を詳細に説明する
。 この実施例では、第１図に示すような、基本セル１０が
隙間なく配列されたマクロセルにおいて、Ａｉからなる
第３層目の配線層の一部を使用して電源Ｖｓｓ、 Ｖｄ
ｄ形成を供給する電源線２４Ａ、２４Ｂが形成されてい
る。 各電源線２４Ａ、２４Ｂは、各基本セル１０に対して対
で配線されており、必要に応じて基本セル１０に電源Ｖ
ｓｓ、 Ｖｄｄを供給可能になっている。 即ち、前記基本セル１０の電源の供給が必要な場所にの
み電源線２４Ａ、２４Ｂと基本セル１０がコンタクト２
６で接続され、基本セル１０に電源が供給される。 なお、第１図において、符号２８は第２層の配線層に配
線された信号線、３０は、上、下の基本セル間を接続す
るための、第１層の配線層に配線される信号線である。 この実施例に係るマクロセルは、前記のように構成され
ているので、上、下の基本セル１０間の信号線を接続す
る際には、従来は第１層目の電源線をまたぐために第２
層目以上の配線層を使用しなければならなかったが、前
記マクロセルにおいては、第２層目以上の配線層を使用
することなく、図中符号３０で示すように第１層目の配
線層を使用して容易に信号線を配線できる。 このため、従来、使用していた第２層目の配線層の領域
を他の信号線の配線のために利用できると共に、第１層
の配線層で従来電源線のあった領域を利用して信号線を
配線することができる。従って、信号線の配線が行い易
くなるなめ、チップ上に論理ゲートや論理ブロックを容
易に構成、設計できるようになる。又、従来電源線のあ
った領域に信号線を形成できるため、信号線の距離を短
して、マクロセルの面積を小さくできることから、半導
体集積回路の集積度を向上させることができる。又、信
号線の配線が行い易くなることから、例えばマクロセル
においては、従来配線の都合上やむを得ずに基本セルを
接続用配線に使用する場合があったが、前記のように信
号線の配線が容易に行えるようになるため、このように
使用される基本セルを減らして無駄を減少させることが
できる。 なお、前記実施例においては、本発明を実施するのに好
適な例として、第３層目の配線層に電源線を配線したマ
クロセル構造の半導体装置を例示したが、本発明が実施
できる半導体装置はこのようなものに限定されるもので
はなく、配線層に電源線を配線している限り、他の半導
体装置に適用することができる０例えば、２層配線の場
合、第２層目に、３層配線の場合、第２層及び／又は第
３層目に、４層配線の場１合、第２．３及び／又は４層
目に電源線を設けることができる。又、配線チャネルを
有するチップであっても、本発明を適用することができ
る。この場合には、前記マクロセルに本発明を適用した
場合と同様に、電源線が設けられていた領域に信号線を
配線することができるため、チップの集積度を向上させ
る等の本発明の効果が得られる。
。 この実施例では、第１図に示すような、基本セル１０が
隙間なく配列されたマクロセルにおいて、Ａｉからなる
第３層目の配線層の一部を使用して電源Ｖｓｓ、 Ｖｄ
ｄ形成を供給する電源線２４Ａ、２４Ｂが形成されてい
る。 各電源線２４Ａ、２４Ｂは、各基本セル１０に対して対
で配線されており、必要に応じて基本セル１０に電源Ｖ
ｓｓ、 Ｖｄｄを供給可能になっている。 即ち、前記基本セル１０の電源の供給が必要な場所にの
み電源線２４Ａ、２４Ｂと基本セル１０がコンタクト２
６で接続され、基本セル１０に電源が供給される。 なお、第１図において、符号２８は第２層の配線層に配
線された信号線、３０は、上、下の基本セル間を接続す
るための、第１層の配線層に配線される信号線である。 この実施例に係るマクロセルは、前記のように構成され
ているので、上、下の基本セル１０間の信号線を接続す
る際には、従来は第１層目の電源線をまたぐために第２
層目以上の配線層を使用しなければならなかったが、前
記マクロセルにおいては、第２層目以上の配線層を使用
することなく、図中符号３０で示すように第１層目の配
線層を使用して容易に信号線を配線できる。 このため、従来、使用していた第２層目の配線層の領域
を他の信号線の配線のために利用できると共に、第１層
の配線層で従来電源線のあった領域を利用して信号線を
配線することができる。従って、信号線の配線が行い易
くなるなめ、チップ上に論理ゲートや論理ブロックを容
易に構成、設計できるようになる。又、従来電源線のあ
った領域に信号線を形成できるため、信号線の距離を短
して、マクロセルの面積を小さくできることから、半導
体集積回路の集積度を向上させることができる。又、信
号線の配線が行い易くなることから、例えばマクロセル
においては、従来配線の都合上やむを得ずに基本セルを
接続用配線に使用する場合があったが、前記のように信
号線の配線が容易に行えるようになるため、このように
使用される基本セルを減らして無駄を減少させることが
できる。 なお、前記実施例においては、本発明を実施するのに好
適な例として、第３層目の配線層に電源線を配線したマ
クロセル構造の半導体装置を例示したが、本発明が実施
できる半導体装置はこのようなものに限定されるもので
はなく、配線層に電源線を配線している限り、他の半導
体装置に適用することができる０例えば、２層配線の場
合、第２層目に、３層配線の場合、第２層及び／又は第
３層目に、４層配線の場１合、第２．３及び／又は４層
目に電源線を設けることができる。又、配線チャネルを
有するチップであっても、本発明を適用することができ
る。この場合には、前記マクロセルに本発明を適用した
場合と同様に、電源線が設けられていた領域に信号線を
配線することができるため、チップの集積度を向上させ
る等の本発明の効果が得られる。
第１図は、本発明の実施例に係るマクロセルの構成を示
す要部平面図、 第２図は、従来の基本セルが配列されたチップ上の詳細
な構成を示す要部平面図、 第３図は、基本セルがマクロセルに構成された場合の電
源線を示す平面図である。 １０・・・基本セル、 ２４Ａ、２４Ｂ・・・電源
線、２６・・・コンタクト、 ２８・・・第２層の信号線、 ３０・・・第１層の信号線。 第 １ｒｌ！Ｊ
す要部平面図、 第２図は、従来の基本セルが配列されたチップ上の詳細
な構成を示す要部平面図、 第３図は、基本セルがマクロセルに構成された場合の電
源線を示す平面図である。 １０・・・基本セル、 ２４Ａ、２４Ｂ・・・電源
線、２６・・・コンタクト、 ２８・・・第２層の信号線、 ３０・・・第１層の信号線。 第 １ｒｌ！Ｊ
Claims (1)
- （１）多層配線された半導体集積回路において、基本セ
ルに電源を供給するための電源線を、第２層以上の配線
層に設けたことを特徴とする半導体集積回路
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6897789A JPH02248049A (ja) | 1989-03-20 | 1989-03-20 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6897789A JPH02248049A (ja) | 1989-03-20 | 1989-03-20 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02248049A true JPH02248049A (ja) | 1990-10-03 |
Family
ID=13389239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6897789A Pending JPH02248049A (ja) | 1989-03-20 | 1989-03-20 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02248049A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5847420A (en) * | 1994-03-03 | 1998-12-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit having three wiring layers |
| JP2009088546A (ja) * | 2008-11-28 | 2009-04-23 | Sanyo Electric Co Ltd | 半導体集積回路装置 |
-
1989
- 1989-03-20 JP JP6897789A patent/JPH02248049A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5847420A (en) * | 1994-03-03 | 1998-12-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit having three wiring layers |
| US6157052A (en) * | 1994-03-03 | 2000-12-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit having three wiring layers |
| US6388329B1 (en) | 1994-03-03 | 2002-05-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit having three wiring layers |
| JP2009088546A (ja) * | 2008-11-28 | 2009-04-23 | Sanyo Electric Co Ltd | 半導体集積回路装置 |
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