JPS61174746A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS61174746A JPS61174746A JP1628985A JP1628985A JPS61174746A JP S61174746 A JPS61174746 A JP S61174746A JP 1628985 A JP1628985 A JP 1628985A JP 1628985 A JP1628985 A JP 1628985A JP S61174746 A JPS61174746 A JP S61174746A
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- JP
- Japan
- Prior art keywords
- wiring
- terminal
- terminals
- integrated circuit
- circuit device
- Prior art date
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- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野〕
本発明は多層金属配線構造を有する半導体集積回路装置
に関するものである。
に関するものである。
多層金属配線構造の半導体集積回路装置は、基本論理回
路部分が機能別にブロック化され例えば、ｐチャネルト
ランジスタとｎチャネル１〜ランジスタより構成される
セルを有しており、このセルとセルとを多層状のアルミ
ニウム等の金属配線で接続して構成される。この各セル
を相互に結線する場合、一般に第１層の配線をＸ軸方向
に、第２層の配線を第１層の配線方向に直交するＹ軸方
向に配するというように方向性を考慮して行なっている
。
路部分が機能別にブロック化され例えば、ｐチャネルト
ランジスタとｎチャネル１〜ランジスタより構成される
セルを有しており、このセルとセルとを多層状のアルミ
ニウム等の金属配線で接続して構成される。この各セル
を相互に結線する場合、一般に第１層の配線をＸ軸方向
に、第２層の配線を第１層の配線方向に直交するＹ軸方
向に配するというように方向性を考慮して行なっている
。
第３図は自動設計システムを用いて設計された多層金属
配線構造を有する半導体集積回路装置の配線レイアウト
の従来例を示している。このレイアウトはセルの形状、
信号線引出し端子の位置、セルの配設位置等によって決
定され、このレイアウ１−に依存して半導体チップのサ
イズが定まることになる。すなわち、第３図においては
一のセルＡ内には端子位置が設けられると共に第１層の
配線を行なうための領域Ｂおよびこの領域Ｂの両側にセ
ル内の内部結線領域Ｃが配されており、第１層目には共
通の電源ラインとして電源ライン（■ＣＣ）Ｗ およ
び接地ライン（ＧＮＤ）Ｗ、が各内部活線領域Ｃを通過
するように配置されている。
配線構造を有する半導体集積回路装置の配線レイアウト
の従来例を示している。このレイアウトはセルの形状、
信号線引出し端子の位置、セルの配設位置等によって決
定され、このレイアウ１−に依存して半導体チップのサ
イズが定まることになる。すなわち、第３図においては
一のセルＡ内には端子位置が設けられると共に第１層の
配線を行なうための領域Ｂおよびこの領域Ｂの両側にセ
ル内の内部結線領域Ｃが配されており、第１層目には共
通の電源ラインとして電源ライン（■ＣＣ）Ｗ およ
び接地ライン（ＧＮＤ）Ｗ、が各内部活線領域Ｃを通過
するように配置されている。
また、端子位置設定領域Ｂには信号引出し端子ｔ、１
．１３が縦一列に配設されている。この信号引出し端子
は下層の配線完了後に絶縁膜を全面に形成し、開孔を行
なった後アルミニウム等の金属を蒸着することにより形
成され、上下導通を可能とする。第４図はこのような端
子位置設定が行なわれたセルに第２層目の配線Ｗ、Ｗ４
．Ｗ５を施した場合の平面図である。信号引出し端子の
配列と直交する方向から各配線Ｗ、Ｗ４．Ｗ５が平行に
施され、配線Ｗ は端子ｔ３と、配線Ｗ４は端子ｔ１と
コンタクトをとるようにしている。
．１３が縦一列に配設されている。この信号引出し端子
は下層の配線完了後に絶縁膜を全面に形成し、開孔を行
なった後アルミニウム等の金属を蒸着することにより形
成され、上下導通を可能とする。第４図はこのような端
子位置設定が行なわれたセルに第２層目の配線Ｗ、Ｗ４
．Ｗ５を施した場合の平面図である。信号引出し端子の
配列と直交する方向から各配線Ｗ、Ｗ４．Ｗ５が平行に
施され、配線Ｗ は端子ｔ３と、配線Ｗ４は端子ｔ１と
コンタクトをとるようにしている。
一方、第２層の配線Ｗ３は端子位置設定領域Ｂで信号線
引出し端子とコンタクトをとる必要がないためセルＡ内
を通過している。このような配線は離れたセル間で配線
を行なう必要があり、しかもその間に別のセルが存在す
るような場合に現われる。この場合には配線Ｗ３の線の
下に存在する端子ｔ２位置にはコンタクト孔を設けるこ
とができ、この端子位置はコンタクトとしての活用がな
されない。このため、セルＡ内においては信号線引出し
端子１．１３のみとなり、セルＡ内における配線効率が
低下する。すなわち、信号線引出し端子ｔ２とコンタク
トをとる必要のある他の配線が存在する場合にはｔ あ
るいはｔ３に隣接しま た部分に配線領域を拡張し新たにコンタクトを設けなけ
ればならない。そして、この配線効率の低下は自動設計
システムを使用したレイアウトにおいて、配線領域の増
大、半導体チップのサイズの大型化を沼くという問題点
がある。
引出し端子とコンタクトをとる必要がないためセルＡ内
を通過している。このような配線は離れたセル間で配線
を行なう必要があり、しかもその間に別のセルが存在す
るような場合に現われる。この場合には配線Ｗ３の線の
下に存在する端子ｔ２位置にはコンタクト孔を設けるこ
とができ、この端子位置はコンタクトとしての活用がな
されない。このため、セルＡ内においては信号線引出し
端子１．１３のみとなり、セルＡ内における配線効率が
低下する。すなわち、信号線引出し端子ｔ２とコンタク
トをとる必要のある他の配線が存在する場合にはｔ あ
るいはｔ３に隣接しま た部分に配線領域を拡張し新たにコンタクトを設けなけ
ればならない。そして、この配線効率の低下は自動設計
システムを使用したレイアウトにおいて、配線領域の増
大、半導体チップのサイズの大型化を沼くという問題点
がある。
本発明はこのような従来技術の問題点を解消するだめに
なされたものであり、配線効率を向上させた多層金属配
線構造の半導体集積回路装置を提供することを目的とす
る。
なされたものであり、配線効率を向上させた多層金属配
線構造の半導体集積回路装置を提供することを目的とす
る。
上記目的を達成するため、本発明の半導体集積回路装置
は、一のセルの多層接続用の複数の信号線引出し端子を
少なくとも配線１本分を通ずることのできる囲障間隔を
有して交互に配したものであり、第２層の配線がヒルの
信号線引出し端子とコンタク１へをとる必要のない場合
に、その配線を信号線引出し端子の離隔間隔間を通すよ
うにレイアラ１−シ、設けられた多層接続用端子を有効
利用するようにしたものである。
は、一のセルの多層接続用の複数の信号線引出し端子を
少なくとも配線１本分を通ずることのできる囲障間隔を
有して交互に配したものであり、第２層の配線がヒルの
信号線引出し端子とコンタク１へをとる必要のない場合
に、その配線を信号線引出し端子の離隔間隔間を通すよ
うにレイアラ１−シ、設けられた多層接続用端子を有効
利用するようにしたものである。
以下、本発明の一実施例を第１図および第２図を参照し
て具体的に説明する。
て具体的に説明する。
これらの図は２層金属配線構造を有する半導体集積回路
装置の一実施例を示すパターン平面図であり、第１図に
おいて、セルＡ内に形成された第１層の端子位置設定領
域Ｂの両側に内部結線領域Ｃが形成され、この内部結線
領域Ｃに電源ラインＷ、Ｗ２が配されている。そして、
端子位８段窓領域Ｂには多層接続用の信号線引出し端子
ｔ１１：２．ｊ３が形成されるが、これらの端子は従来
例のように縦一列には配設されないで、信号線引出し端
子１１．１３に対して、端子ｔ２が右方向に離隔して配
されている。この端子ｔ２が端子ｔ１又はｔ３と離隔さ
れる間隔は、配線の少なくとも１本分以上であり、かか
る離隔間隔とすることで配線を適宜屈曲させることによ
り端子間に通し、端子位置設定領域Ｂを単に通過させる
ことができる。 第２図はこのように配設された信号線
引出し端子に第２層目の配線が接続され他のセルの端子
（図示せず）と結合された様子を示す平面図である。
装置の一実施例を示すパターン平面図であり、第１図に
おいて、セルＡ内に形成された第１層の端子位置設定領
域Ｂの両側に内部結線領域Ｃが形成され、この内部結線
領域Ｃに電源ラインＷ、Ｗ２が配されている。そして、
端子位８段窓領域Ｂには多層接続用の信号線引出し端子
ｔ１１：２．ｊ３が形成されるが、これらの端子は従来
例のように縦一列には配設されないで、信号線引出し端
子１１．１３に対して、端子ｔ２が右方向に離隔して配
されている。この端子ｔ２が端子ｔ１又はｔ３と離隔さ
れる間隔は、配線の少なくとも１本分以上であり、かか
る離隔間隔とすることで配線を適宜屈曲させることによ
り端子間に通し、端子位置設定領域Ｂを単に通過させる
ことができる。 第２図はこのように配設された信号線
引出し端子に第２層目の配線が接続され他のセルの端子
（図示せず）と結合された様子を示す平面図である。
ここで、セルへの同一平面内に配設された信号線引出し
端子ｔ１′およびｔ ′はｔ１′。
端子ｔ１′およびｔ ′はｔ１′。
ｔ３′を結ぶ線と直交する方向の配線Ｗ４．Ｗ５に接続
されると共に、セルＡ内を単に通過する配線Ｗ は端子
ｔ ’、ｔ ’間を通過後、端子ｔ１′方向に直角
に屈曲され、さらに各配線Ｗ４゜Ｗ５と平行となるよう
に屈曲されている。従って、通過配線Ｗ３の線上に位置
する信号線引出し端子ｔ ′は障害とならないから端子
ｔ ′には配線Ｗ６を施すことができ端子のずべてを活
用することができる。
されると共に、セルＡ内を単に通過する配線Ｗ は端子
ｔ ’、ｔ ’間を通過後、端子ｔ１′方向に直角
に屈曲され、さらに各配線Ｗ４゜Ｗ５と平行となるよう
に屈曲されている。従って、通過配線Ｗ３の線上に位置
する信号線引出し端子ｔ ′は障害とならないから端子
ｔ ′には配線Ｗ６を施すことができ端子のずべてを活
用することができる。
以上の実施例では信号線引出し端子が３個であるが、信
号線引出し端子が４以上の場合には少なくとも１ピッチ
以上離隔したｉｉａ目の交点上に配することで同様な効
果を得ることができる。
号線引出し端子が４以上の場合には少なくとも１ピッチ
以上離隔したｉｉａ目の交点上に配することで同様な効
果を得ることができる。
また、多層の層数は３層以上であってもよい。
以上のように、本発明によればセルの信号線引出し端子
を少なくとも配線１本分の離隔間隔を有して交互に配設
したので、セルを通過するにすぎない配線があっても信
号線引出し端子を削除したり移動したりする必要がなく
、配線効率が向上する。これに伴い、半導体チップのサ
イズの縮小化が可能となる。
を少なくとも配線１本分の離隔間隔を有して交互に配設
したので、セルを通過するにすぎない配線があっても信
号線引出し端子を削除したり移動したりする必要がなく
、配線効率が向上する。これに伴い、半導体チップのサ
イズの縮小化が可能となる。
第１図は本発明の一実施例にかかる半導体集積回路装置
の第１層目のパターンの平面図、第２図はその第２層目
のパターンの平面図、第３図は従来装置の第１層目のパ
ターンの平面図、第４図はその第２層目のパターンの平
面図である。 Ａ・・・セル、Ｂ・・・端子位置設定領域、Ｃ・・・内
部結線領域、１，１２．１３・・・信号線引出し端子、
Ｗ 、Ｗ２・・・電源ライン、Ｗ３〜Ｗ６・・・配線。 出願人代理人 猪 股 清 第１図 第２図 第３図 第４図
の第１層目のパターンの平面図、第２図はその第２層目
のパターンの平面図、第３図は従来装置の第１層目のパ
ターンの平面図、第４図はその第２層目のパターンの平
面図である。 Ａ・・・セル、Ｂ・・・端子位置設定領域、Ｃ・・・内
部結線領域、１，１２．１３・・・信号線引出し端子、
Ｗ 、Ｗ２・・・電源ライン、Ｗ３〜Ｗ６・・・配線。 出願人代理人 猪 股 清 第１図 第２図 第３図 第４図
Claims (1)
- 【特許請求の範囲】 １、複数のセルを有し、各セルは各層間で互いに直行す
る方向に延設された配線パターンを備えた複数の層を有
する半導体集積回路装置において、前記複数の層を互い
に導通すると共に前記各セル間を接続するための複数の
信号引出し端子を少なくとも配線１本分の離隔間隔を有
して配設したことを特徴とする半導体集積回路装置。 ２、延設方向に一の信号線引出し端子が存在する場合に
屈曲して前記一の信号線引出し端子と他の信号線引出し
端子との間隙を通過している配線パターンを備えたこと
を特徴とする特許請求の範囲第１項記載の半導体集積回
路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1628985A JPS61174746A (ja) | 1985-01-30 | 1985-01-30 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1628985A JPS61174746A (ja) | 1985-01-30 | 1985-01-30 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61174746A true JPS61174746A (ja) | 1986-08-06 |
Family
ID=11912385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1628985A Pending JPS61174746A (ja) | 1985-01-30 | 1985-01-30 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61174746A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5500553A (en) * | 1992-08-12 | 1996-03-19 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having polysilicon resistors with a specific resistance ratio resistant to manufacturing processes |
-
1985
- 1985-01-30 JP JP1628985A patent/JPS61174746A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5500553A (en) * | 1992-08-12 | 1996-03-19 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having polysilicon resistors with a specific resistance ratio resistant to manufacturing processes |
| US5956592A (en) * | 1992-08-12 | 1999-09-21 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device having polysilicon resistors with a specific resistance ratio resistant to manufacturing processes |
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