JPS621247A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法、特に多くの入出力端子
を有し、その入出力端子を形成するために多くの面積を
必要とする半導体装置の配線工程に関する〇 〔従来の技術〕 従来、半導体装置の製造方法は半導体基板に素子を形成
する工程と素子および入出力端子間を接続する工程（配
線工程）とから構成されて９九。
を有し、その入出力端子を形成するために多くの面積を
必要とする半導体装置の配線工程に関する〇 〔従来の技術〕 従来、半導体装置の製造方法は半導体基板に素子を形成
する工程と素子および入出力端子間を接続する工程（配
線工程）とから構成されて９九。
第２図は従来の方法による半導体装置の断面図を示して
いる。半導体基板２に素子を形成する工程によって素子
形成部２１〜２３がつくられ、素子および入出力端子間
を接続する工程によって素−子間接続部２１０〜２３０
および入出力端子形成部２１１〜２３１がつくられる。
いる。半導体基板２に素子を形成する工程によって素子
形成部２１〜２３がつくられ、素子および入出力端子間
を接続する工程によって素−子間接続部２１０〜２３０
および入出力端子形成部２１１〜２３１がつくられる。
第８図はさらに詳細に従来の方法による半導体装置の例
につきその断面図および平面図を示して−る。半導体基
板８に素子を形成する工程によシトランジスタ８１，８
２、抵抗体８３．８４、素子間絶縁分離体８５および表
面絶縁層８６がつくられる。この部分が第２図の素子形
成部２１〜２３である。第８図（３）は素子形成部の断
面図を示している。第８図（Ｂ）は第２図の素子形成部
２１〜２３の上に第２図の素子間接続部２１０〜２３０
および入出力端子形成部２１１〜２３１を形成した断面
図を示している。まず表面絶縁層８６にコンタクト部を
衆知のエツチング技術によ多形成し、その後素子間接続
用配線８３１を形成する。さらに層間絶縁層８３３を形
成し、配線間接続用ホール８３４を形成する０その後素
子間接続用配線および入出力端子用配線８３５を形成す
る。第８図（Ｃ）は以上の工程によ多形成された半導体
装置８１の平面図である。こζでは簡略化のため入出力
端子８５１のみを示し他の配線は省略しである。
につきその断面図および平面図を示して−る。半導体基
板８に素子を形成する工程によシトランジスタ８１，８
２、抵抗体８３．８４、素子間絶縁分離体８５および表
面絶縁層８６がつくられる。この部分が第２図の素子形
成部２１〜２３である。第８図（３）は素子形成部の断
面図を示している。第８図（Ｂ）は第２図の素子形成部
２１〜２３の上に第２図の素子間接続部２１０〜２３０
および入出力端子形成部２１１〜２３１を形成した断面
図を示している。まず表面絶縁層８６にコンタクト部を
衆知のエツチング技術によ多形成し、その後素子間接続
用配線８３１を形成する。さらに層間絶縁層８３３を形
成し、配線間接続用ホール８３４を形成する０その後素
子間接続用配線および入出力端子用配線８３５を形成す
る。第８図（Ｃ）は以上の工程によ多形成された半導体
装置８１の平面図である。こζでは簡略化のため入出力
端子８５１のみを示し他の配線は省略しである。
この方法では、第２図の符号で説明すると、半導体基板
上に形成される半導体装置は素子形成部２１．２２，２
３、素子間接続部２１０，２２０゜２３０よシ大きな面
積を必要としている。
上に形成される半導体装置は素子形成部２１．２２，２
３、素子間接続部２１０，２２０゜２３０よシ大きな面
積を必要としている。
半導体装置の一実施例の断面図を示す第８図（Ｃ１にお
いて素子形成部の一辺の長さ８０は半導体装置の一辺の
長さ８００よシ短い。その差は入出力端子８４１（第８
図１（Ｃ）の８５１に相当）を形成する゛ために必要と
なる。半導体装置が論理機能回路よシなる場合、論理機
能数（ゲート数）Ｇと入出力端子数Ｐとの間にはレント
の法則が成立しＰ＝ＫＧ” Ｋ中２ｎ−４：０．６ の関係がある。
いて素子形成部の一辺の長さ８０は半導体装置の一辺の
長さ８００よシ短い。その差は入出力端子８４１（第８
図１（Ｃ）の８５１に相当）を形成する゛ために必要と
なる。半導体装置が論理機能回路よシなる場合、論理機
能数（ゲート数）Ｇと入出力端子数Ｐとの間にはレント
の法則が成立しＰ＝ＫＧ” Ｋ中２ｎ−４：０．６ の関係がある。
例えばゲート数Ｇが１，０００の場合を考えると入出力
端子数Ｐは１２６となる。さらに電源供給用端子を必要
とするため総必要端子数は１６０となる。即ち半導体装
置８１の一辺に４０個の端子を形成する必要がある。
端子数Ｐは１２６となる。さらに電源供給用端子を必要
とするため総必要端子数は１６０となる。即ち半導体装
置８１の一辺に４０個の端子を形成する必要がある。
この各端子８５１をワイヤボンディング技術によシ牛導
体収納ケースにワイヤ接続するためには、各入出力端子
間距離８１０は３００“１必要である。
体収納ケースにワイヤ接続するためには、各入出力端子
間距離８１０は３００“１必要である。
従って半導体装置の一辺の長さ８００は０．３”Ｘ３９
＋ ＊１．０”＝１２．７”＊ １．０１＠ ：コーナ
部で必要とする長さとなる。
＋ ＊１．０”＝１２．７”＊ １．０１＠ ：コーナ
部で必要とする長さとなる。
一方１０００ゲートの半導体装置の素子部形成部の一辺
の長さ８０は７１１１以下にすることが出来るＯ 従って半導体装置の一辺の長さで５．７”その面積で１
１２””（素子形成部の２．３倍）を入出力端子部が占
める。
の長さ８０は７１１１以下にすることが出来るＯ 従って半導体装置の一辺の長さで５．７”その面積で１
１２””（素子形成部の２．３倍）を入出力端子部が占
める。
従って、高集積化に伴い多くの入出力端子形成部の占め
る［柚が増大し、ために所定の大きさの一枚の半導体基
板に形成しうる半導体装置の数が減少するという問題が
ある。
る［柚が増大し、ために所定の大きさの一枚の半導体基
板に形成しうる半導体装置の数が減少するという問題が
ある。
上述の一実施例の場合、半導体装置の面積は１６１罪８
となシ素子形成部の面積４９”″の３．３倍となる。即
ち入出力端子を周辺に形成するために素子形成部を形成
した場合の１ ／ ３．３個の半導体装置しか一枚の半
導体基板に形成出来なくなる。
となシ素子形成部の面積４９”″の３．３倍となる。即
ち入出力端子を周辺に形成するために素子形成部を形成
した場合の１ ／ ３．３個の半導体装置しか一枚の半
導体基板に形成出来なくなる。
また、第２図において、対をなしている素子形成部２１
，２２，２３、素子間接続部２１Ｏ９２２０，２３０お
よび入出力端子形成部２１１゜２２１．２３１が全て所
望の機能または性能を有するとは限らない。以上のこと
から歩留シ低下を来す問題がある。
，２２，２３、素子間接続部２１Ｏ９２２０，２３０お
よび入出力端子形成部２１１゜２２１．２３１が全て所
望の機能または性能を有するとは限らない。以上のこと
から歩留シ低下を来す問題がある。
本発明の目的は、所望の機能または性能を有する素子形
成部および素子間接続部にのみ入出力端子を形成せしめ
ることによシ、所定の大きさの一枚の半導体基板上に形
成しうる半導体装置の数を増加せしめ歩留シを向上する
ことを可能とする半導体装置の製造方法を提供すること
である。
成部および素子間接続部にのみ入出力端子を形成せしめ
ることによシ、所定の大きさの一枚の半導体基板上に形
成しうる半導体装置の数を増加せしめ歩留シを向上する
ことを可能とする半導体装置の製造方法を提供すること
である。
本発明は、半導体基板に素子を形成する工程と、素子間
を接続する工程と、接続された素子が所望の機能または
性能を有することを電気的に判定する工程と、所望の機
能または性能を有すると判定された部分のみに入出力端
子を形成せしめる工程とを含み、一枚の半導体基板上に
形成しうる半導体装置の数を増大せしめることを可能と
する。
を接続する工程と、接続された素子が所望の機能または
性能を有することを電気的に判定する工程と、所望の機
能または性能を有すると判定された部分のみに入出力端
子を形成せしめる工程とを含み、一枚の半導体基板上に
形成しうる半導体装置の数を増大せしめることを可能と
する。
図面を参照して本発明の詳細な説明する。
第１図は、本発明による半導体装置の製造方法の一実施
例を示した断面図である。
例を示した断面図である。
半導体基板１に素子を形成する工程によって素子形成部
１１〜１５がつくられ、素子間を接続する工程によって
素子間接続部１１０〜１５０がつくられる。この状態で
素子形成部１１〜１５およひ素子間接続部１１０〜１５
０が所望の機能または性能を有するように形成されてい
るか否かを電気的に判定する。この電気的に判定する工
程によって所望の機能または性能を有すると判定された
部分にのみ入出力端子を形成せしめる。第１図において
は素子形成部１３と素子間接続部１３０のみが所望の機
能または性能を有すると判定された場合を示している。
１１〜１５がつくられ、素子間を接続する工程によって
素子間接続部１１０〜１５０がつくられる。この状態で
素子形成部１１〜１５およひ素子間接続部１１０〜１５
０が所望の機能または性能を有するように形成されてい
るか否かを電気的に判定する。この電気的に判定する工
程によって所望の機能または性能を有すると判定された
部分にのみ入出力端子を形成せしめる。第１図において
は素子形成部１３と素子間接続部１３０のみが所望の機
能または性能を有すると判定された場合を示している。
第３図はさらに詳細に本発明による半導体装置の製造方
法の一実施例を示した断面図である。
法の一実施例を示した断面図である。
第３図囚は第１図における素子形成部１１〜１５の断面
図である。半導体基板３に素子を形成する工程によって
トランジスタ３１，３２、ｉ抗体３３．３４、素子間税
縁分離体３５および表面絶縁層３６がつくられる。
図である。半導体基板３に素子を形成する工程によって
トランジスタ３１，３２、ｉ抗体３３．３４、素子間税
縁分離体３５および表面絶縁層３６がつくられる。
第３図（Ｂ）は第１図の素子形成部１１〜１５の上に第
１図の素子間接続部１１０〜１５０を形成した状態の断
面図である。上記素子形成部の表面絶縁層３６の所定の
個所に素子間接続用のコンタクト部３３１を衆知のエツ
チング技術によシ形成し、その後、素子間接続部配［３
３２を形成する。一般的に素子間接続を１層の配線層で
実現することは困難のため２層以上の配線層を必要とす
る。本実施例では２層の配線層の場合を示しである。よ
ってさらに層間絶縁層３３３を形成し、配服間接続用ホ
ール３３４を形成する。その後、素子間接続用配線３３
５を一形成する。この素子間接続用配線３３５を形成す
る工程において、当該半導体装置を電気的に機能または
性能にて判定するための配線部（テストパッド）３４１
も素子間接続用配線３３５の一部として形成される。
１図の素子間接続部１１０〜１５０を形成した状態の断
面図である。上記素子形成部の表面絶縁層３６の所定の
個所に素子間接続用のコンタクト部３３１を衆知のエツ
チング技術によシ形成し、その後、素子間接続部配［３
３２を形成する。一般的に素子間接続を１層の配線層で
実現することは困難のため２層以上の配線層を必要とす
る。本実施例では２層の配線層の場合を示しである。よ
ってさらに層間絶縁層３３３を形成し、配服間接続用ホ
ール３３４を形成する。その後、素子間接続用配線３３
５を一形成する。この素子間接続用配線３３５を形成す
る工程において、当該半導体装置を電気的に機能または
性能にて判定するための配線部（テストパッド）３４１
も素子間接続用配線３３５の一部として形成される。
半導体基板４に複数の半導体装置４１を形成した１枚の
半導体基板の平面図を第４図は示す。
半導体基板の平面図を第４図は示す。
第４図は第１図の素子形成部１１〜１５の上に第１図の
素子間接続部１１０−１５０を形成した状態の平面図で
ある。即ち第３図（Ｂ）の平面図である。ここでは簡略
化のために第３図の素子間接続用配線３３５の中でテス
トパッド３４１のみを示している。各半導体装置４１は
当該半導体装置を電気的に機能または性能にて判定する
ための複数のテストパッド３４１を有する。
素子間接続部１１０−１５０を形成した状態の平面図で
ある。即ち第３図（Ｂ）の平面図である。ここでは簡略
化のために第３図の素子間接続用配線３３５の中でテス
トパッド３４１のみを示している。各半導体装置４１は
当該半導体装置を電気的に機能または性能にて判定する
ための複数のテストパッド３４１を有する。
第５図は半導体基板５の上に素子形成部および素子間接
続部を形成した状態即ち第３図（Ｂ）に示す状態を示す
。
続部を形成した状態即ち第３図（Ｂ）に示す状態を示す
。
半導体装置の表面に形成されたテストパッド 、５４１
（３４１に相当）に電気的に接触するグローブ５５１
を接続し、当該半導体装置を電気的にテストする。本−
実例では半導体装置の表面全体に一様にマトリックス状
に形成されている当該テストバッド５４１は電気的にプ
ロービングされ半導体装置を電気的にテストすることの
みに使用され、半導体装置とパッケージとの接続用入出
力端子には使用されな鱒ためボンディング上の制約を受
けない。一般的にボンディングするために入出力端子は
半導体装置の周辺に形成されるが、テストパッドは半導
体装置の表面全面に形成することが可能である。勿論本
発明はテストパッドが半導体装置の表面全面にあること
必ずしも必要としなり。よって、本発明によシ半導体装
置の面積を縮少することが出来る。
（３４１に相当）に電気的に接触するグローブ５５１
を接続し、当該半導体装置を電気的にテストする。本−
実例では半導体装置の表面全体に一様にマトリックス状
に形成されている当該テストバッド５４１は電気的にプ
ロービングされ半導体装置を電気的にテストすることの
みに使用され、半導体装置とパッケージとの接続用入出
力端子には使用されな鱒ためボンディング上の制約を受
けない。一般的にボンディングするために入出力端子は
半導体装置の周辺に形成されるが、テストパッドは半導
体装置の表面全面に形成することが可能である。勿論本
発明はテストパッドが半導体装置の表面全面にあること
必ずしも必要としなり。よって、本発明によシ半導体装
置の面積を縮少することが出来る。
ブロービングカード５５２は複数のグローブ５４１を有
し当該グローブ５４１は接続部５５３にてグローブカー
ド５５２に電気的に接続される。従って半導体装置はテ
ストパッド５４１．プロー７”５４１゜接続部５５３、
およびプロー１カード５５２を経由して所定のテスタに
電気的に接続され、その機能、性能が判定される。
し当該グローブ５４１は接続部５５３にてグローブカー
ド５５２に電気的に接続される。従って半導体装置はテ
ストパッド５４１．プロー７”５４１゜接続部５５３、
およびプロー１カード５５２を経由して所定のテスタに
電気的に接続され、その機能、性能が判定される。
このようにして電気的に判定された半導体装置の中で良
品のみに第１図の入出力端子形成部１３１が形成される
。第３図（ｑは入出力端子部形成後の半導体装置の断面
図を示す。第３図（ロ）の素子間接続部まで形成された
半導体装置の表面に層間絶縁層３３６を形成した後、前
記の電気的テストで良品と判定された半導体装置のみに
当該テストパッド上に配線間接続用ホール３３７を形成
する。さらに入出力端子とテストパッドを接続するため
の配線３３８および入出力端子３５１を形成する。
品のみに第１図の入出力端子形成部１３１が形成される
。第３図（ｑは入出力端子部形成後の半導体装置の断面
図を示す。第３図（ロ）の素子間接続部まで形成された
半導体装置の表面に層間絶縁層３３６を形成した後、前
記の電気的テストで良品と判定された半導体装置のみに
当該テストパッド上に配線間接続用ホール３３７を形成
する。さらに入出力端子とテストパッドを接続するため
の配線３３８および入出力端子３５１を形成する。
第６図は一枚の半導体基板６の上に複数の半導体装置を
形成した状態を示す。前記電気的テストによシ牛導体装
置６１．６２は良品、半導体装置６３は不良品と判定さ
れた。当該良品の半導体装置のみに入出力端子形成部が
形成される。この工程は電気的テストの判定結果を前取
って記憶させた縮少型無光機を使って実行される０即ち
半導体基板の半導体装置毎に露光を行うことが出来る縮
少型無光機によって良品の半導体装置の半導体基板上の
位置情報にもとすき良品の半導体装置上のみにその周囲
に入出力端子形成部を形成する。
形成した状態を示す。前記電気的テストによシ牛導体装
置６１．６２は良品、半導体装置６３は不良品と判定さ
れた。当該良品の半導体装置のみに入出力端子形成部が
形成される。この工程は電気的テストの判定結果を前取
って記憶させた縮少型無光機を使って実行される０即ち
半導体基板の半導体装置毎に露光を行うことが出来る縮
少型無光機によって良品の半導体装置の半導体基板上の
位置情報にもとすき良品の半導体装置上のみにその周囲
に入出力端子形成部を形成する。
良品の半導体装置の一辺の長６００は素子形成部および
素子間接続部の一辺の長６０よシ長い。
素子間接続部の一辺の長６０よシ長い。
即ち入出力端子は良品半導体装置の周辺にある不要半導
体装置上に形成される。
体装置上に形成される。
第７図は入出力端子接続部を形成した後の一枚の半導体
基板７の平面図を示す。
基板７の平面図を示す。
良品半導体装置７１．７２のみに入出力端子接続部が形
される。ここでは簡易のために入出力端子７５１のみを
示しである。
される。ここでは簡易のために入出力端子７５１のみを
示しである。
このようにして形成された良品の半導体装置７’ｌ、７
２は半導体基板のンーイングまたはレーザ光による切断
によシ半導体基板７よシ切出され所定のパッケージに実
装される。
２は半導体基板のンーイングまたはレーザ光による切断
によシ半導体基板７よシ切出され所定のパッケージに実
装される。
以上のことから明らかのように本発明は素子の集積度の
高い半導体に特に有効である。
高い半導体に特に有効である。
即ち高集積のために半導体装置の製造歩留シが低くかつ
多くの入出力端子を有する集積度の高い半導体装置に有
効である。
多くの入出力端子を有する集積度の高い半導体装置に有
効である。
このように本実施例は半導体基板１の上に多くの素子形
成部１１〜１５および素子間接続部１１０〜１５０を密
に形成することが可能となシ、所定の大きさの一枚の半
導体基板ＩＫ影形成うる半導体装置の数を増加すること
ができる。また所望の機能または性能を有する部分にの
み入出力端子部を形成せしめることによシ、所望の機能
または性能を有しない部分にまで入出力端子部を設ける
無駄を省ぐことができる。従って歩留）を向上せしめる
ことが可能となる。
成部１１〜１５および素子間接続部１１０〜１５０を密
に形成することが可能となシ、所定の大きさの一枚の半
導体基板ＩＫ影形成うる半導体装置の数を増加すること
ができる。また所望の機能または性能を有する部分にの
み入出力端子部を形成せしめることによシ、所望の機能
または性能を有しない部分にまで入出力端子部を設ける
無駄を省ぐことができる。従って歩留）を向上せしめる
ことが可能となる。
以上説明したように、本発明によれば素子形成部や素子
間接続部よシも大きな面積を必要とする入出力端子形成
部を所望の機能または性能を有する部分にのみ形成せし
めるので、所定の大きさの一枚の半導体基板に従来よシ
多くの素子形成部、素子間接続部を形成せしめることが
できるとともに所望の機能または性能を有しない部分に
まで入出力端子形成部を形成する無駄を省くことができ
るので１歩留シの高い製造方法を提供する効果がある。
間接続部よシも大きな面積を必要とする入出力端子形成
部を所望の機能または性能を有する部分にのみ形成せし
めるので、所定の大きさの一枚の半導体基板に従来よシ
多くの素子形成部、素子間接続部を形成せしめることが
できるとともに所望の機能または性能を有しない部分に
まで入出力端子形成部を形成する無駄を省くことができ
るので１歩留シの高い製造方法を提供する効果がある。
第１図は、本発明による半導体装置の製造方法の一実施
例を示した断面図である。第２図は従来の製造方法の一
実施例を示した断面図である。 第３図は、本発明による半導体装置の製造方法の一実施
例を示した断面図である。第４図は本発明による半導体
装置の素子間接続部まで形成した状態の半導体基板の表
面を示す平面図である。第、 、 ５図は本発明に
よる半導体装置の素子間接続部まで形成した状態での電
気的テストの接続を示す断面図である。第６図、第７図
は本発明による半導体装置が半導体基板上存在する状態
を示す平面図である。第８図は従来の製造方法の一実施
例を示した断面図および平面図である。 １〜８・・・・・・半導体基板、１１〜１５．２１〜２
３・・・・・・素子形成部、１１０，１２０，１３０，
１４０゜１５０．２１０，２２０，２３０・旧・・素子
間接続部、１３１．２１１，２２１，２３１・・・・・
・入出力端子形成部、３１，３２，８１，８２・・・・
・・トランジスタ、３４゜８４・・・・・・抵抗体、３
５．８５・・・・・・素子間絶縁分離体、３６．８６・
・・・・・表面絶縁層、３３１，５３１゜８３１・・・
・・・コンタクト部、３３２，５３２．８３２・・・・
・・素子間接続用配線、３３３，３３６，５３３゜８３
３・・・・・・層間絶縁層、３３７・・・・・・配線間
接続用ホール、３３８・・・・・・入出力端子とテスト
パッドを接続するための配線％３４１，４４１，５４１
・・・・・・テストパッド、３５１，７５１，８５１・
・・・・・入出力端子、５５１・・・・・・グローブ、
５５２・・・・・・１党−プカード、５５３・・・・・
・接続部、６１，６２．７１．７２・・・・・・良品の
半導体装置、６３・・・・・・不良の半導体装置、６０
．８０・・・・・・素子形成部および素子間接続部の一
辺の長さ、６００，８００・・川・半導体装置の−辺の
長さ、８１０・・・・・・入出力端子間距離、８１・・
・・・・半導体装置。 第 ｌ 図 Ｍ ｌ 図 躬３図 第４図 躬Ｚ図 Ｂ／ 躬 ７図 第８図
例を示した断面図である。第２図は従来の製造方法の一
実施例を示した断面図である。 第３図は、本発明による半導体装置の製造方法の一実施
例を示した断面図である。第４図は本発明による半導体
装置の素子間接続部まで形成した状態の半導体基板の表
面を示す平面図である。第、 、 ５図は本発明に
よる半導体装置の素子間接続部まで形成した状態での電
気的テストの接続を示す断面図である。第６図、第７図
は本発明による半導体装置が半導体基板上存在する状態
を示す平面図である。第８図は従来の製造方法の一実施
例を示した断面図および平面図である。 １〜８・・・・・・半導体基板、１１〜１５．２１〜２
３・・・・・・素子形成部、１１０，１２０，１３０，
１４０゜１５０．２１０，２２０，２３０・旧・・素子
間接続部、１３１．２１１，２２１，２３１・・・・・
・入出力端子形成部、３１，３２，８１，８２・・・・
・・トランジスタ、３４゜８４・・・・・・抵抗体、３
５．８５・・・・・・素子間絶縁分離体、３６．８６・
・・・・・表面絶縁層、３３１，５３１゜８３１・・・
・・・コンタクト部、３３２，５３２．８３２・・・・
・・素子間接続用配線、３３３，３３６，５３３゜８３
３・・・・・・層間絶縁層、３３７・・・・・・配線間
接続用ホール、３３８・・・・・・入出力端子とテスト
パッドを接続するための配線％３４１，４４１，５４１
・・・・・・テストパッド、３５１，７５１，８５１・
・・・・・入出力端子、５５１・・・・・・グローブ、
５５２・・・・・・１党−プカード、５５３・・・・・
・接続部、６１，６２．７１．７２・・・・・・良品の
半導体装置、６３・・・・・・不良の半導体装置、６０
．８０・・・・・・素子形成部および素子間接続部の一
辺の長さ、６００，８００・・川・半導体装置の−辺の
長さ、８１０・・・・・・入出力端子間距離、８１・・
・・・・半導体装置。 第 ｌ 図 Ｍ ｌ 図 躬３図 第４図 躬Ｚ図 Ｂ／ 躬 ７図 第８図
Claims (1)
- 【特許請求の範囲】 半導体基板に素子を形成する第１工程と、 該素子間を接続する第２工程と、 接続された素子が所望の機能または性能を有することを
電気的に判定する第３工程と、 該第３工程において所望の機能または性能を有すると判
定された部分のみに入出力端子を形成する第４工程とを
含むことを特徴とする半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2706385 | 1985-02-14 | ||
| JP60-27063 | 1985-02-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS621247A true JPS621247A (ja) | 1987-01-07 |
| JPH0773106B2 JPH0773106B2 (ja) | 1995-08-02 |
Family
ID=12210610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61030004A Expired - Lifetime JPH0773106B2 (ja) | 1985-02-14 | 1986-02-13 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4778771A (ja) |
| JP (1) | JPH0773106B2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4829014A (en) * | 1988-05-02 | 1989-05-09 | General Electric Company | Screenable power chip mosaics, a method for fabricating large power semiconductor chips |
| DE3931495C2 (de) * | 1989-09-21 | 1997-06-26 | Itt Ind Gmbh Deutsche | Verfahren zur "fließenden" Feinklassifizierung von Kapazitätsdioden |
| US5153507A (en) * | 1990-11-16 | 1992-10-06 | Vlsi Technology, Inc. | Multi-purpose bond pad test die |
| US5279975A (en) * | 1992-02-07 | 1994-01-18 | Micron Technology, Inc. | Method of testing individual dies on semiconductor wafers prior to singulation |
| US5489538A (en) * | 1992-08-21 | 1996-02-06 | Lsi Logic Corporation | Method of die burn-in |
| US5514613A (en) * | 1994-01-27 | 1996-05-07 | Integrated Device Technology | Parallel manufacturing of semiconductor devices and the resulting structure |
| US6222212B1 (en) | 1994-01-27 | 2001-04-24 | Integrated Device Technology, Inc. | Semiconductor device having programmable interconnect layers |
| US5777486A (en) * | 1994-10-03 | 1998-07-07 | United Microelectronics Corporation | Electromigration test pattern simulating semiconductor components |
| US5736863A (en) * | 1996-06-19 | 1998-04-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Abatement of electron beam charging distortion during dimensional measurements of integrated circuit patterns with scanning electron microscopy by the utilization of specially designed test structures |
| JP3592885B2 (ja) * | 1997-03-31 | 2004-11-24 | シャープ株式会社 | 半導体集積回路装置 |
| US6627998B1 (en) * | 2000-07-27 | 2003-09-30 | International Business Machines Corporation | Wafer scale thin film package |
| US6730527B1 (en) | 2001-12-31 | 2004-05-04 | Hyperchip Inc. | Chip and defect tolerant method of mounting same to a substrate |
| US7274201B2 (en) * | 2005-05-19 | 2007-09-25 | Micron Technology, Inc. | Method and system for stressing semiconductor wafers during burn-in |
| KR100772547B1 (ko) * | 2006-08-31 | 2007-11-02 | 주식회사 하이닉스반도체 | 반도체 장치 및 그의 테스트 방법 |
Citations (2)
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| JPS5735342A (en) * | 1980-08-13 | 1982-02-25 | Hitachi Ltd | Manufacturing method of large scale integrated circuit |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3795973A (en) * | 1971-12-15 | 1974-03-12 | Hughes Aircraft Co | Multi-level large scale integrated circuit array having standard test points |
| US3795975A (en) * | 1971-12-17 | 1974-03-12 | Hughes Aircraft Co | Multi-level large scale complex integrated circuit having functional interconnected circuit routed to master patterns |
| US3849872A (en) * | 1972-10-24 | 1974-11-26 | Ibm | Contacting integrated circuit chip terminal through the wafer kerf |
| US3981070A (en) * | 1973-04-05 | 1976-09-21 | Amdahl Corporation | LSI chip construction and method |
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| JPS582453B2 (ja) * | 1975-02-28 | 1983-01-17 | 日本電気株式会社 | ダイキボハンドウタイシユウセキカイロソウチ |
| US4243937A (en) * | 1979-04-06 | 1981-01-06 | General Instrument Corporation | Microelectronic device and method for testing same |
| US4691434A (en) * | 1982-02-19 | 1987-09-08 | Lasarray Holding Ag | Method of making electrically conductive regions in monolithic semiconductor devices as applied to a semiconductor device |
-
1986
- 1986-02-12 US US06/829,424 patent/US4778771A/en not_active Expired - Lifetime
- 1986-02-13 JP JP61030004A patent/JPH0773106B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5489595A (en) * | 1977-12-27 | 1979-07-16 | Fujitsu Ltd | Manufacture for semiconductor device |
| JPS5735342A (en) * | 1980-08-13 | 1982-02-25 | Hitachi Ltd | Manufacturing method of large scale integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| US4778771A (en) | 1988-10-18 |
| JPH0773106B2 (ja) | 1995-08-02 |
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