JPS582453B2 - ダイキボハンドウタイシユウセキカイロソウチ - Google Patents
ダイキボハンドウタイシユウセキカイロソウチInfo
- Publication number
- JPS582453B2 JPS582453B2 JP50025354A JP2535475A JPS582453B2 JP S582453 B2 JPS582453 B2 JP S582453B2 JP 50025354 A JP50025354 A JP 50025354A JP 2535475 A JP2535475 A JP 2535475A JP S582453 B2 JPS582453 B2 JP S582453B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- cell
- terminal
- pattern
- inter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
- H01L22/22—Connection or disconnection of sub-entities or redundant parts of a device in response to a measurement
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/26—Testing of individual semiconductor devices
- G01R31/2644—Adaptations of individual semiconductor devices to facilitate the testing thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
- H01L21/76888—By rendering at least a portion of the conductor non conductive, e.g. oxidation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は、一般に大規模半導体集積回路（以下ＬＳＩ
と言う）に関するもので、さらに詳しくはフル・スライ
スＬＳＩを実現する方法に関する。
と言う）に関するもので、さらに詳しくはフル・スライ
スＬＳＩを実現する方法に関する。
従来、ＬＳＩを実現するために、次の三つの方式が提案
され、実用的には囚の方式が用いられている （Ａ）固定配線方式 （Ｂ）任意配線方式 （Ｃ）端子再配置方式 囚の方式では、ＬＳＩに含まれる各々の素子を結線する
ための配線パターンを固定とするため、そのＬＳＩに含
まれるすべての素子が良品であるときのみ、そのＬＳＩ
が良品として得られる。
され、実用的には囚の方式が用いられている （Ａ）固定配線方式 （Ｂ）任意配線方式 （Ｃ）端子再配置方式 囚の方式では、ＬＳＩに含まれる各々の素子を結線する
ための配線パターンを固定とするため、そのＬＳＩに含
まれるすべての素子が良品であるときのみ、そのＬＳＩ
が良品として得られる。
すなわち、あるＬＳＩを構成するのに必要なウエーハ上
の所定の面積内で歩どまりが１００％であることが要求
される。
の所定の面積内で歩どまりが１００％であることが要求
される。
このため（Ａ）の方式で実現できるＬＳＩの規模は、例
えば面積で５ｍｍ×５ｍｍ、ゲート数で数千ゲートの程
度に限定されるのが普通である。
えば面積で５ｍｍ×５ｍｍ、ゲート数で数千ゲートの程
度に限定されるのが普通である。
一方
ーハ拡散処理の後、ＬＳＩを構成する単位セル（例えば
１ゲート）について、第１層配線で固定パターンによる
セル内配線を終了した状態で、電気的特性の検査を実施
し、良品セルの位置に応じて第２層、第３層配線による
単位セル間の配線パターンをウエーハ毎に任意に変更し
て配線を行い、ＬＳＩを実現するものであり、詳しくは
下記の文献に記述されている。
１ゲート）について、第１層配線で固定パターンによる
セル内配線を終了した状態で、電気的特性の検査を実施
し、良品セルの位置に応じて第２層、第３層配線による
単位セル間の配線パターンをウエーハ毎に任意に変更し
て配線を行い、ＬＳＩを実現するものであり、詳しくは
下記の文献に記述されている。
プロシーデイング・オブ・アイ・イー・イー・イー（Ｐ
ｒｏｃｅｅｄｉｎｇｓ．ｏｆＩＥＥＥ）１９６７年１１
年、第５５巻、第１１号、１９８８〜１９９７頁におけ
るラスロツプ（Ｊ．Ｗ．Ｌａｔｈｒｏｐ）他による「半
導体アレー製造と設計自動化による任意配線システム」
。
ｒｏｃｅｅｄｉｎｇｓ．ｏｆＩＥＥＥ）１９６７年１１
年、第５５巻、第１１号、１９８８〜１９９７頁におけ
るラスロツプ（Ｊ．Ｗ．Ｌａｔｈｒｏｐ）他による「半
導体アレー製造と設計自動化による任意配線システム」
。
（Ｂ）の方式の特徴は、ウエーハの不良セルの位置に応
じて、セル間の配線を任意に変更することにより、歩ど
まりがそれほど良くなくても フル・スライスＬＳＩを実現できることにある。
じて、セル間の配線を任意に変更することにより、歩ど
まりがそれほど良くなくても フル・スライスＬＳＩを実現できることにある。
ただし、同じ品種のＬＳＩに必要な第２層、第３層の複
雑な配線パターンを多数必要とする欠点をもつ。
雑な配線パターンを多数必要とする欠点をもつ。
これに対して（Ｃ）の方法では第２図に示すように、ウ
エーハ拡散処理、固定パターンによる単位セル内配線、
単位セルの検査の後、不良セルをあらかじめ余分に作成
してある単位セルのうち良品であるセルと置き換える。
エーハ拡散処理、固定パターンによる単位セル内配線、
単位セルの検査の後、不良セルをあらかじめ余分に作成
してある単位セルのうち良品であるセルと置き換える。
すなわち、不良セルの端子と余分の良品セルとを結ぶ「
端子再配置配線」を作成し、複雑なセル間配線は固定パ
ターンで行う。
端子再配置配線」を作成し、複雑なセル間配線は固定パ
ターンで行う。
従って不良セルの位置によって変更すべき配線は単純で
少量の「端子再配置配線」パターンのみですむので前記
（Ｂ）の任意配線方式に比べ、フルスライスＬＳＩの実
現が容易となる。
少量の「端子再配置配線」パターンのみですむので前記
（Ｂ）の任意配線方式に比べ、フルスライスＬＳＩの実
現が容易となる。
（Ｃ）の方法の詳細は下記の文献に記述されている。
１９６９年プロシーデイング・オブ・エフ・ジエー・シ
ー・シー（Ｐｒｏｃ．ＦＪＣＣ）、９９〜１０９頁にお
けるカルホーン（Ｄ．Ｆ．Ｃａ１ｈｏｕｎ）による「不
完全な歩どまりのＬＳＩアレーを結線するための端子再
配置手法」。
ー・シー（Ｐｒｏｃ．ＦＪＣＣ）、９９〜１０９頁にお
けるカルホーン（Ｄ．Ｆ．Ｃａ１ｈｏｕｎ）による「不
完全な歩どまりのＬＳＩアレーを結線するための端子再
配置手法」。
衆知のように、単位セルの面積は小さいほど歩どまりが
良く、前記ＣＢ）または（Ｃ）の方法を用いるときに単
位セルをできるだけ小さくすることが望ましい。
良く、前記ＣＢ）または（Ｃ）の方法を用いるときに単
位セルをできるだけ小さくすることが望ましい。
しかし乍ら、従来のように単位セル内に電気的特性の検
査のためのテストパッドを設ける場合には、テストバッ
トにかなりの大きさ（例えば５０μ×５０μ）を必要と
するため、小さい単位セルで構成した前記（Ｂ）または
（Ｃ）の方法によるＬＳＩは実現が困難であった。
査のためのテストパッドを設ける場合には、テストバッ
トにかなりの大きさ（例えば５０μ×５０μ）を必要と
するため、小さい単位セルで構成した前記（Ｂ）または
（Ｃ）の方法によるＬＳＩは実現が困難であった。
本発明の第１の目的は、充分小さい単位セルの電気的特
性の検査を行い、良品セルを利用したＬＳＩを構成でき
るようにするため、テスト用パッドを別の配線層により
設け、電気的特性を測定した後、テスト用パッドを除去
する方法を提供することにある。
性の検査を行い、良品セルを利用したＬＳＩを構成でき
るようにするため、テスト用パッドを別の配線層により
設け、電気的特性を測定した後、テスト用パッドを除去
する方法を提供することにある。
また、前に説明したように、前記（Ｂ）または（Ｃ）の
方法を用いてＬＳＩを構成する場合、第１図又は第２図
における単位セルの検査を終了した後の工程では歩どま
りが高いことが望ましい。
方法を用いてＬＳＩを構成する場合、第１図又は第２図
における単位セルの検査を終了した後の工程では歩どま
りが高いことが望ましい。
従来の技術によれば、単位セル間配線工程で失敗したウ
エーハは廃棄せざるを得なかった。
エーハは廃棄せざるを得なかった。
本発明の第２の目的は単位セル間配線工程に誤りがあっ
たときにそのウエーハを再処理する方法を提供すること
にある。
たときにそのウエーハを再処理する方法を提供すること
にある。
さらに、前記（Ｂ）および（Ｃ）の方法でＬＳＩを構成
する場合に、経済性向上のため次の点が重要である。
する場合に、経済性向上のため次の点が重要である。
すなわち、前記（Ｃ）の方法の着眼点でもある「ウエー
ハごとに変更すべきパターンをなるべく少なくすること
」である。
ハごとに変更すべきパターンをなるべく少なくすること
」である。
本発明の第３の目的はこれを実現するための良好な方法
を提供することにある。
を提供することにある。
本発明の大規模半導体集積回路の製造方法の第１の特徴
は、セル内配線層上に絶縁層を介して前記配線層の所要
部と電気的に接続したテスト用パッドを設け、テスト用
パッドに探針を接してセルの電気的検査を行ない、しか
る後テスト用パッドを除去することにある。
は、セル内配線層上に絶縁層を介して前記配線層の所要
部と電気的に接続したテスト用パッドを設け、テスト用
パッドに探針を接してセルの電気的検査を行ない、しか
る後テスト用パッドを除去することにある。
さらに本発明は、タンタル、タングステン、チタン、白
金等の硬質かつ耐蝕性の高い第１の金属を用いて（Ｂ）
方式または（Ｃ）方式ともセル内配線を形成し、セル内
配線層上に絶縁層を介してセル内配線の所要部と電気的
に接続された単位セルのテスト用パッドをアルミニウム
等の軟質かつ耐蝕性の低い第２の金属を用いて形成し、
テスト用パッドを用いてセルの電気的検査を行った後テ
スト用パッドを第１の金属は腐蝕しないか腐蝕しにくく
かつ第２の金属を腐蝕しゃすい蝕刻液によって蝕刻除去
することを特徴とする。
金等の硬質かつ耐蝕性の高い第１の金属を用いて（Ｂ）
方式または（Ｃ）方式ともセル内配線を形成し、セル内
配線層上に絶縁層を介してセル内配線の所要部と電気的
に接続された単位セルのテスト用パッドをアルミニウム
等の軟質かつ耐蝕性の低い第２の金属を用いて形成し、
テスト用パッドを用いてセルの電気的検査を行った後テ
スト用パッドを第１の金属は腐蝕しないか腐蝕しにくく
かつ第２の金属を腐蝕しゃすい蝕刻液によって蝕刻除去
することを特徴とする。
また本発明は、（Ｃ）方式において、不良セルを余分な
良質セルと電気的に置き換える端子再配置配線を上述の
第１の金属で構成し、セル間配線を前記第２の金属と同
一性質の金属を使用して形成して、セル間配線に誤りま
たは欠陥があるときは、セル間配線層を上述の蝕刻によ
り除去し、第２の金属または他の金属を用いてセル間配
線を再度形成することを他の特徴とする。
良質セルと電気的に置き換える端子再配置配線を上述の
第１の金属で構成し、セル間配線を前記第２の金属と同
一性質の金属を使用して形成して、セル間配線に誤りま
たは欠陥があるときは、セル間配線層を上述の蝕刻によ
り除去し、第２の金属または他の金属を用いてセル間配
線を再度形成することを他の特徴とする。
また本発明は、（Ｂ）方式ではセル間配線を、（Ｃ）方
式では端子再配置配線を行なうに際して、ウエーハ上の
各セルの電気的検査により良品セルの分布を求めて、セ
ル間配線の不良セルによる変更量または端子再配置配線
が最小かつ単純形状となるようにウエーハのＬＳＩチッ
プとして使用すべき部分、即ち、セル間配線パターンを
ウエーハ上に設けるべき位置を決定することを第四の特
徴とする。
式では端子再配置配線を行なうに際して、ウエーハ上の
各セルの電気的検査により良品セルの分布を求めて、セ
ル間配線の不良セルによる変更量または端子再配置配線
が最小かつ単純形状となるようにウエーハのＬＳＩチッ
プとして使用すべき部分、即ち、セル間配線パターンを
ウエーハ上に設けるべき位置を決定することを第四の特
徴とする。
また本発明は、（Ｃ）の方式において、端子再配置配線
をフォト・マスクを用いて実現するのに単位セル端子と
セル間配線用端子とを結ぶマスク・パターンを標準パタ
ーンとして、これに不良セルのセル間配線用端子をその
単位セル端子から切り離すためのマスク・パターンと、
不良セルから切り離された不良セルのセル間配線用端子
をこの不良セルと電気的に置きかえるべき良品セルの単
位セル端子に接続するためのマスク・パターンとを用い
て端子再配置配線のためのマスクを合成作成する工程を
有するごとを第五の特徴とする。
をフォト・マスクを用いて実現するのに単位セル端子と
セル間配線用端子とを結ぶマスク・パターンを標準パタ
ーンとして、これに不良セルのセル間配線用端子をその
単位セル端子から切り離すためのマスク・パターンと、
不良セルから切り離された不良セルのセル間配線用端子
をこの不良セルと電気的に置きかえるべき良品セルの単
位セル端子に接続するためのマスク・パターンとを用い
て端子再配置配線のためのマスクを合成作成する工程を
有するごとを第五の特徴とする。
以上の本発明の夫々の特徴により次のような効果がある
。
。
（１）テスト用パッドを使用することにより、単位セル
の面積を大きくすることなく単位セルの電気的検査を行
うことができるとともに、単位セルの面積が小さいため
に集積度が向上し歩留りが向上する。
の面積を大きくすることなく単位セルの電気的検査を行
うことができるとともに、単位セルの面積が小さいため
に集積度が向上し歩留りが向上する。
（２）セル内配線を硬質かつ耐蝕性の高い第１の金属で
構成し、テスト用パッドを軟質で耐蝕性の低い第２の金
属で構成することにより、セルの電気的検査のために探
針をテスト用パッドに接触させる際に探針の圧力や衡激
をテスト用パッドが柔らかいために吸収することができ
、一方セル内配線層は硬質であるために変形を受けずに
機械的に安定している。
構成し、テスト用パッドを軟質で耐蝕性の低い第２の金
属で構成することにより、セルの電気的検査のために探
針をテスト用パッドに接触させる際に探針の圧力や衡激
をテスト用パッドが柔らかいために吸収することができ
、一方セル内配線層は硬質であるために変形を受けずに
機械的に安定している。
またテスト用パッドを蝕刻により除去する際に、配線層
が耐蝕性が高いため蝕刻液の影響を受けずに耐蝕性の低
いテスト用パッドのみが蝕刻除去され、テスト用パッド
の除去が容易に行なうことができる。
が耐蝕性が高いため蝕刻液の影響を受けずに耐蝕性の低
いテスト用パッドのみが蝕刻除去され、テスト用パッド
の除去が容易に行なうことができる。
（３）端子再配置配線をも第１の金属で形成し、単位セ
ル間配線を第２の金属で形成することにより、セル間配
線に誤りがあった場合には蝕刻液を用いて、耐蝕性の高
い第１の金属よりなるセル内配線および端子再配置配線
に化学的影響を与えることなく、耐蝕性の低い第２の金
属よりなるセル間配線のみを容易に除去し再度配線を施
すことが可能となり、ウエーハの無駄を減少させること
ができる。
ル間配線を第２の金属で形成することにより、セル間配
線に誤りがあった場合には蝕刻液を用いて、耐蝕性の高
い第１の金属よりなるセル内配線および端子再配置配線
に化学的影響を与えることなく、耐蝕性の低い第２の金
属よりなるセル間配線のみを容易に除去し再度配線を施
すことが可能となり、ウエーハの無駄を減少させること
ができる。
（４）上述の第四の特徴により、（Ｂ）方式においては
不良セルのセル間配線の変更量が減じ、（Ｃ）方式にあ
っては端子再配置配線が減少することにより、また（５
）第五の特徴により（Ｃ）方式においては変更パターン
の作成が単純かつ容易になり、それぞれ工程の簡易化、
経済性の向−上を得ることができる。
不良セルのセル間配線の変更量が減じ、（Ｃ）方式にあ
っては端子再配置配線が減少することにより、また（５
）第五の特徴により（Ｃ）方式においては変更パターン
の作成が単純かつ容易になり、それぞれ工程の簡易化、
経済性の向−上を得ることができる。
次に本発明の具体的実施例につき説明する。
第３図ないし第８図を参照すると、第９図に等価回路で
示す３入力ＴＴＬゲートを単位セルとする大規模集積回
路の構成法が主要製造工程順に示してある。
示す３入力ＴＴＬゲートを単位セルとする大規模集積回
路の構成法が主要製造工程順に示してある。
図中、ＸおよびＹは使用を予定されているセルであり、
Ｚは予備のセルである。
Ｚは予備のセルである。
初めに、衆知の集積回路製造技術により、半導体基板１
０に負荷抵抗素子１１、ゲートトランジスタ素子１２、
インバータートランジスタ素子１３、を各々形成し、基
板表面を覆う絶縁被膜２０に電極端子取出しのための開
孔３０および接地端子取出しのための直接基板に通ずる
開孔３１を設け、しかるのち良好なオーム接触を得る目
的で該開孔部に白金シリサイド４０を形成しておく（第
３図Ａ，Ｂ）。
０に負荷抵抗素子１１、ゲートトランジスタ素子１２、
インバータートランジスタ素子１３、を各々形成し、基
板表面を覆う絶縁被膜２０に電極端子取出しのための開
孔３０および接地端子取出しのための直接基板に通ずる
開孔３１を設け、しかるのち良好なオーム接触を得る目
的で該開孔部に白金シリサイド４０を形成しておく（第
３図Ａ，Ｂ）。
次に固定パターンマスクを用いて０．２ミクロン厚のタ
ンタル薄膜からなるセル内電極配線路１４を形成する（
第４図Ａ，Ｂ）。
ンタル薄膜からなるセル内電極配線路１４を形成する（
第４図Ａ，Ｂ）。
この際にはいわゆる剥離法を用いるのが好適である。
即ち、基板表面にフォト・レジストを塗布し、選択的に
フォト・レジストを除去したのちタンタル薄膜を全面に
被着し、しかるのちフォト・レジスト除去処理を施こす
。
フォト・レジストを除去したのちタンタル薄膜を全面に
被着し、しかるのちフォト・レジスト除去処理を施こす
。
この処理によりフォト・レジスト上に被着したタンタル
薄膜はフォト・レジＬａｇと共に除去され、基板表面に
直接被着したタンタル薄膜のみが残存して配線路が形成
される。
薄膜はフォト・レジＬａｇと共に除去され、基板表面に
直接被着したタンタル薄膜のみが残存して配線路が形成
される。
次に電極配線路を含む基板表面の全面に０．５ミクロン
厚の二酸化シリコン膜２１を衆知の気相成長法により被
着し、所望部分に電極配線路１４に達する開孔３２を設
ける（第５図Ａ，Ｂ）。
厚の二酸化シリコン膜２１を衆知の気相成長法により被
着し、所望部分に電極配線路１４に達する開孔３２を設
ける（第５図Ａ，Ｂ）。
次いで基板表面に２ミクロン厚のアルミニウム薄膜を被
着し、選択エッチング法によりテストパッド１５を形成
する（第６図Ａ，Ｂ）。
着し、選択エッチング法によりテストパッド１５を形成
する（第６図Ａ，Ｂ）。
ここで、該テストパッドは開孔３１および電極配線路１
４を通じて前記ＴＴＬゲートの入出力端子及び電源端子
に各々接続されており、一方半導体基板１０は前記開孔
３１及び電極配線路１４を通じてＴ Ｔ Ｌゲートの接
地端子に接続されているから、テストパッド及び半導体
基板に探針を接続することにより各セルの電気特性を測
定し、その良否を判定することができる。
４を通じて前記ＴＴＬゲートの入出力端子及び電源端子
に各々接続されており、一方半導体基板１０は前記開孔
３１及び電極配線路１４を通じてＴ Ｔ Ｌゲートの接
地端子に接続されているから、テストパッド及び半導体
基板に探針を接続することにより各セルの電気特性を測
定し、その良否を判定することができる。
この際に、テストパッドは柔らかいアルミニウムで構成
され、その下に存在する絶縁膜及び電極配線路は硬い材
料で構成されているから、探針接続による圧力はアルミ
ニウムで吸収され、絶縁膜及び電極配線路を損傷するこ
とはない。
され、その下に存在する絶縁膜及び電極配線路は硬い材
料で構成されているから、探針接続による圧力はアルミ
ニウムで吸収され、絶縁膜及び電極配線路を損傷するこ
とはない。
単位セルの良否判定後、テストパッドを除去する。
この際には、８０℃のリン酸溶液を用いるのが好適であ
る。
る。
リン酸溶液はアルミニウムを溶解し、二酸化シリコン及
びタンタルは溶解しないため絶縁膜２１及び配線路１４
を損傷することなく容易にテストパッドを除去すること
ができる。
びタンタルは溶解しないため絶縁膜２１及び配線路１４
を損傷することなく容易にテストパッドを除去すること
ができる。
次に前記剥離法により０．２ミクロン厚のタンタル薄膜
からなる端子再配置配線路１６を形成する（第７図Ａ，
Ｂ）。
からなる端子再配置配線路１６を形成する（第７図Ａ，
Ｂ）。
この際には、前記単位セルの良否情報により、使用を予
定されていてかつ不良であったセルを良品の予備セルで
置換えるための代替配線パターンを特別に作成して用い
る。
定されていてかつ不良であったセルを良品の予備セルで
置換えるための代替配線パターンを特別に作成して用い
る。
第７図Ａ，Ｂに示した本実施例に於では、使用予定セル
Ｘ．ＹのうちＸが不良であったため、これを良品の予備
セルＺで置換えた例である。
Ｘ．ＹのうちＸが不良であったため、これを良品の予備
セルＺで置換えた例である。
次に配線路１６を含む基板表面にｏ．ｓミクロン厚の絶
縁膜２２を被着し、予定された位置に配線路１６に達す
る開孔３３を設ける（第８図Ａ，Ｂ）。
縁膜２２を被着し、予定された位置に配線路１６に達す
る開孔３３を設ける（第８図Ａ，Ｂ）。
以上の製造工程により、すべての予定された位置に於い
てすべて良品セルに連結する電極端子が配置された半導
体基板が得られた。
てすべて良品セルに連結する電極端子が配置された半導
体基板が得られた。
最後にかくして得られた半導体基板上に固定パターンに
よるセル間配線を施して、大規模集積回路が完成する。
よるセル間配線を施して、大規模集積回路が完成する。
セル間配線にはアルミニウムを用いるとよい。
セル間配線に欠陥が生じた場合、前記リン酸溶液を使用
することにより安全かつ容易に、セル間配線のみを除去
し、再生を計ることができる。
することにより安全かつ容易に、セル間配線のみを除去
し、再生を計ることができる。
また、本発明の方法において、テストパッドを設ける場
合、探針接続を容易にするため、第１０図に示す如く、
同一セルから引出されるテストパッドは互に離間した位
置に配置しておくと良い。
合、探針接続を容易にするため、第１０図に示す如く、
同一セルから引出されるテストパッドは互に離間した位
置に配置しておくと良い。
次に、本発明によるＬＳＩを実現する場合に経済性向上
のため「ウエーハごとに変更すべきパターンをなるべく
少なくする」新しい方法について述べよう。
のため「ウエーハごとに変更すべきパターンをなるべく
少なくする」新しい方法について述べよう。
その一つは、先に第四の特徴として述べたもので、セル
間配線の固定パターンの位置に関する。
間配線の固定パターンの位置に関する。
第１１図Ａに示すようにＸ印が不良の単位セルであった
場合、第１１図Ｃのように、斜線部７３が使用予定の単
位セル、非斜線部７２が予備のセルのようなＬＳＩ７４
を作成するとき、Ａのようにセル間配線パターンの左上
基準点を位置７０にあわせると、変更すべきセルは６個
となる。
場合、第１１図Ｃのように、斜線部７３が使用予定の単
位セル、非斜線部７２が予備のセルのようなＬＳＩ７４
を作成するとき、Ａのようにセル間配線パターンの左上
基準点を位置７０にあわせると、変更すべきセルは６個
となる。
これに対し第１１図Ｂのように左上基準点を位置７１に
あわせると、変更すべきセルは１個で良いこのように、
単位セルをくりかえしたＬＳＩでは不良セルの位置を調
べた後、端子再配置配線を最小にするように、セル間配
線の固定パターンの基準点を上下又は左右に移動して製
造することができる。
あわせると、変更すべきセルは１個で良いこのように、
単位セルをくりかえしたＬＳＩでは不良セルの位置を調
べた後、端子再配置配線を最小にするように、セル間配
線の固定パターンの基準点を上下又は左右に移動して製
造することができる。
適切な基準位置は可能な位置ごとに変更パターンの量を
調べ最小のものを選べば良い。
調べ最小のものを選べば良い。
この方法によりウエーハごとに変更すべきパターンを少
なくすることができる。
なくすることができる。
また同様に本方法により上記Ｂの任意配線方式において
も、不良セルによるセル間配線の変更量を少なくするよ
うにセル間配線のパターンを適切な位置に設けることが
できる。
も、不良セルによるセル間配線の変更量を少なくするよ
うにセル間配線のパターンを適切な位置に設けることが
できる。
経済的に「ウエーハごとに変更すべきパターンをなるべ
く少なくする」ための他の一つの方法は、先に第五の特
徴として述べたもので、前記ＣのＬＳＩ実現法における
端子再配置配線をフォト・マスクを用いて実現する方法
に関する端子再配置方式でＬＳＩを実現するには、本来
の単位セル端子（第５図３２）とセル間配線のために固
定した位置における端子（第８図３３）とを区別して作
成する必要がある。
く少なくする」ための他の一つの方法は、先に第五の特
徴として述べたもので、前記ＣのＬＳＩ実現法における
端子再配置配線をフォト・マスクを用いて実現する方法
に関する端子再配置方式でＬＳＩを実現するには、本来
の単位セル端子（第５図３２）とセル間配線のために固
定した位置における端子（第８図３３）とを区別して作
成する必要がある。
この場合前記カルホーンによる文献に記述されているよ
うに従来、単位セル端子とセル間配線用端子とは同じ位
置に置かれスルーホールの有無によって接続、非接続を
行うのが普通である。
うに従来、単位セル端子とセル間配線用端子とは同じ位
置に置かれスルーホールの有無によって接続、非接続を
行うのが普通である。
従って、端子再配置方式でウエーハごとに変更すべきフ
ォト・マスクはスルーホール用と、端子再配置配線用の
二種となる。
ォト・マスクはスルーホール用と、端子再配置配線用の
二種となる。
以下本発明による改良方法を説明する。
第１２図Ａの例に示すように単位セルの端子５０，５１
．５２とセル間配線用端子５３．５４とを区別して設
ける。
．５２とセル間配線用端子５３．５４とを区別して設
ける。
ここで５２の端子は、５０又は５１の端子のセルの代り
をするための予備セルの端子とする。
をするための予備セルの端子とする。
いま端子５０又はそのセルが不良のため使用できないと
すれば、第１２図Ｂのように端子５２から５３へ端子再
配置配線５５を行い、５６のパターンにより不良品端子
５０を５３と切離すことが要求される。
すれば、第１２図Ｂのように端子５２から５３へ端子再
配置配線５５を行い、５６のパターンにより不良品端子
５０を５３と切離すことが要求される。
そこで本発明では標準パターンとして第１２図Ａに示す
フォト・マスクと第１２図Ｂに示す修正パターン５５を
追加するためのフォト・マスクおよび不良セルの端子を
セル間配線用端子から切離すためのパターン５６用のフ
ォトマスクの３種のフォトマスクを用いる。
フォト・マスクと第１２図Ｂに示す修正パターン５５を
追加するためのフォト・マスクおよび不良セルの端子を
セル間配線用端子から切離すためのパターン５６用のフ
ォトマスクの３種のフォトマスクを用いる。
第１２図Ｃ−ＥはそれぞれＡのＣ−Ｃ’、ＢのＤ−Ｄ’
、ＢのＥ−Ｅ′で示す線での断面図を示している。
、ＢのＥ−Ｅ′で示す線での断面図を示している。
ＣではＡの標準パターン用フォトマスクによりポジティ
ブ・フォト・レジストを用いシリコン基板５７の上の酸
化膜５８上にフォト・レジスト５９が残された状態が示
されている。
ブ・フォト・レジストを用いシリコン基板５７の上の酸
化膜５８上にフォト・レジスト５９が残された状態が示
されている。
Ｃ図には各端子５０〜５４の形成されるべき位置が矢印
で示されている。
で示されている。
次に、追加修正パターン５５を同様にポ・ジテイブ・フ
ォト・レジスト５９により作成したときの断面をＤに示
してある。
ォト・レジスト５９により作成したときの断面をＤに示
してある。
最后に不良セル切離し用パターン５６用のフォトマスク
によりネガティブ・フォト・レジスト６−０を用いて端
子５０を切離す。
によりネガティブ・フォト・レジスト６−０を用いて端
子５０を切離す。
このときフォト・レジスト６０を作成した状態をＥに示
してある。
してある。
この状態で金属薄膜を被着し、前記剥離法を用いて処理
すれば目的とする端子再配置配線が得られる。
すれば目的とする端子再配置配線が得られる。
このように、本方法では前記第２図の端子再配置方式Ｌ
ＳＩを１工程のみのパターン変更で実現することができ
さらに、このパターンを標準パターンと修正パタンに分
けて作成することにより、ウエーハごとに変更すべきパ
タンの量を少なくしている。
ＳＩを１工程のみのパターン変更で実現することができ
さらに、このパターンを標準パターンと修正パタンに分
けて作成することにより、ウエーハごとに変更すべきパ
タンの量を少なくしている。
第１図は任意配線方式の製造手順を示す工程図、第２図
は端子再配置配線方式の製造手順を示す工程図、第３図
乃至第８図は本発明による大規模半導体集積回路の製造
方法を説明するための各工程における図であり、Ａ図は
平面図、Ｂ図はそれぞれのＡ図におけるα一α′面での
断面図である。 第９図は第３図の例に用いたＴＴＬ基本セルを示す回路
図、第１０図は単位セルのテストパッドの設け方の他の
例を示す平面図、第１１図Ａ−Ｃはセル間配線のパター
ン・マスクの位置を決める方法を説明するための図であ
る第１２図は端子再配置配線を標準パターンと修正パタ
ーンの合成により作成することを説明する図であり、Ａ
図は端子再配置配線を行う以前の端子配置標準パターン
・マスク図であり、Ｂ図は端子再配置配線を修正パター
ンで行なうための標準パターンに修正パターンを合成し
たパターン図であり、Ｃ図はＡ図でのＣＣ’面での断面
図、Ｄ図はＢ図でのＤ−Ｄ’面での断面図、Ｅ図はＢ図
でのＥ − Ｅ’面での断面図を示す。 図中の符号は、１０：半導体基板、１１：負荷抵抗素子
、１２：ゲート・トランジスタ素子、１３：インバータ
・トランジスタ素子、１４：電極配線路、１５：テスト
用パッド、１６：配線路、２０，２１，２２：絶縁膜（
二酸化シリコン）、３０，３１ ，３２，３３：開孔部
、５０，５１，５２：セル間配線用端子、５３，５４：
セル端子、５５：端子再配置配線バタン、５６：切離し
用バタン、５７：シリコン基板、５８：二酸化シリコン
、５９，６０：フオト・レジスト、７０，７１：ウエー
ハ上の座標とすべき位置、７２：予備となるセル部、７
３：使用されるセル部、７４：作成するＬＳＩ。
は端子再配置配線方式の製造手順を示す工程図、第３図
乃至第８図は本発明による大規模半導体集積回路の製造
方法を説明するための各工程における図であり、Ａ図は
平面図、Ｂ図はそれぞれのＡ図におけるα一α′面での
断面図である。 第９図は第３図の例に用いたＴＴＬ基本セルを示す回路
図、第１０図は単位セルのテストパッドの設け方の他の
例を示す平面図、第１１図Ａ−Ｃはセル間配線のパター
ン・マスクの位置を決める方法を説明するための図であ
る第１２図は端子再配置配線を標準パターンと修正パタ
ーンの合成により作成することを説明する図であり、Ａ
図は端子再配置配線を行う以前の端子配置標準パターン
・マスク図であり、Ｂ図は端子再配置配線を修正パター
ンで行なうための標準パターンに修正パターンを合成し
たパターン図であり、Ｃ図はＡ図でのＣＣ’面での断面
図、Ｄ図はＢ図でのＤ−Ｄ’面での断面図、Ｅ図はＢ図
でのＥ − Ｅ’面での断面図を示す。 図中の符号は、１０：半導体基板、１１：負荷抵抗素子
、１２：ゲート・トランジスタ素子、１３：インバータ
・トランジスタ素子、１４：電極配線路、１５：テスト
用パッド、１６：配線路、２０，２１，２２：絶縁膜（
二酸化シリコン）、３０，３１ ，３２，３３：開孔部
、５０，５１，５２：セル間配線用端子、５３，５４：
セル端子、５５：端子再配置配線バタン、５６：切離し
用バタン、５７：シリコン基板、５８：二酸化シリコン
、５９，６０：フオト・レジスト、７０，７１：ウエー
ハ上の座標とすべき位置、７２：予備となるセル部、７
３：使用されるセル部、７４：作成するＬＳＩ。
Claims (1)
- １第１層目の配線層でセル内配線を構成し、第２層目の
配線層で不良セル代替配線を構成し、第３層目以上の配
線層でセル間配線を構成した大規模半導体集積回路装置
において、第１層目および第２層目の配線層が、タンタ
ル、タングステン、チタン、白金などの硬質かつ耐蝕性
の高い金属で形成され、第３層目の配線層がアルミニウ
ム等の軟質かつ耐蝕性の低い金属で形成されることを特
徴とする大規模半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50025354A JPS582453B2 (ja) | 1975-02-28 | 1975-02-28 | ダイキボハンドウタイシユウセキカイロソウチ |
| US05/660,426 US4104785A (en) | 1975-02-28 | 1976-02-23 | Large-scale semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50025354A JPS582453B2 (ja) | 1975-02-28 | 1975-02-28 | ダイキボハンドウタイシユウセキカイロソウチ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13884782A Division JPS5844734A (ja) | 1982-08-09 | 1982-08-09 | 大規模半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5199985A JPS5199985A (ja) | 1976-09-03 |
| JPS582453B2 true JPS582453B2 (ja) | 1983-01-17 |
Family
ID=12163509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50025354A Expired JPS582453B2 (ja) | 1975-02-28 | 1975-02-28 | ダイキボハンドウタイシユウセキカイロソウチ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4104785A (ja) |
| JP (1) | JPS582453B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH036952B2 (ja) * | 1983-05-19 | 1991-01-31 | Nitto Boseki Co Ltd |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2535887A1 (fr) * | 1982-11-04 | 1984-05-11 | Thomson Csf | Procede de fabrication d'une structure logique integree programmee selon une configuration preetablie fixe |
| JPS60177640A (ja) * | 1984-02-24 | 1985-09-11 | Hitachi Ltd | 半導体集積回路装置 |
| US4778771A (en) * | 1985-02-14 | 1988-10-18 | Nec Corporation | Process of forming input/output wiring areas for semiconductor integrated circuit |
| US4725773A (en) * | 1986-06-27 | 1988-02-16 | The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration | Cross-contact chain |
| JPS63185045A (ja) * | 1987-01-28 | 1988-07-30 | Mitsui Mining & Smelting Co Ltd | 導電膜回路 |
| JPH0712045B2 (ja) * | 1988-03-02 | 1995-02-08 | 株式会社東海理化電機製作所 | 電流検出素子 |
| US4814283A (en) * | 1988-04-08 | 1989-03-21 | General Electric Company | Simple automated discretionary bonding of multiple parallel elements |
| US4935627A (en) * | 1989-03-13 | 1990-06-19 | Honeywell Inc. | Electrical interconnection apparatus for achieving precise alignment of hybrid components |
| US5279975A (en) * | 1992-02-07 | 1994-01-18 | Micron Technology, Inc. | Method of testing individual dies on semiconductor wafers prior to singulation |
| JPH06151737A (ja) * | 1992-10-30 | 1994-05-31 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH10116834A (ja) * | 1996-10-11 | 1998-05-06 | Toshiba Corp | 半導体装置の製造方法 |
| US7274201B2 (en) * | 2005-05-19 | 2007-09-25 | Micron Technology, Inc. | Method and system for stressing semiconductor wafers during burn-in |
| CN104674153B (zh) * | 2008-01-08 | 2016-08-24 | 特来德斯通技术公司 | 用于电化学应用的高导电性表面 |
| CN102639744A (zh) * | 2009-09-28 | 2012-08-15 | 特来德斯通技术公司 | 用于电化学应用的高导电性表面以及制备所述高导电性表面的方法 |
| US9567681B2 (en) | 2013-02-12 | 2017-02-14 | Treadstone Technologies, Inc. | Corrosion resistant and electrically conductive surface of metallic components for electrolyzers |
| USD729808S1 (en) | 2013-03-13 | 2015-05-19 | Nagrastar Llc | Smart card interface |
| USD758372S1 (en) * | 2013-03-13 | 2016-06-07 | Nagrastar Llc | Smart card interface |
| US9888283B2 (en) | 2013-03-13 | 2018-02-06 | Nagrastar Llc | Systems and methods for performing transport I/O |
| USD759022S1 (en) * | 2013-03-13 | 2016-06-14 | Nagrastar Llc | Smart card interface |
| US9647997B2 (en) | 2013-03-13 | 2017-05-09 | Nagrastar, Llc | USB interface for performing transport I/O |
| USD780763S1 (en) | 2015-03-20 | 2017-03-07 | Nagrastar Llc | Smart card interface |
| EP3283665A4 (en) | 2015-04-15 | 2018-12-12 | Treadstone Technologies, Inc. | Method of metallic component surface moodification for electrochemical applications |
| USD864968S1 (en) | 2015-04-30 | 2019-10-29 | Echostar Technologies L.L.C. | Smart card interface |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS492796B1 (ja) * | 1969-02-28 | 1974-01-22 | ||
| US3900944A (en) * | 1973-12-19 | 1975-08-26 | Texas Instruments Inc | Method of contacting and connecting semiconductor devices in integrated circuits |
-
1975
- 1975-02-28 JP JP50025354A patent/JPS582453B2/ja not_active Expired
-
1976
- 1976-02-23 US US05/660,426 patent/US4104785A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH036952B2 (ja) * | 1983-05-19 | 1991-01-31 | Nitto Boseki Co Ltd |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5199985A (ja) | 1976-09-03 |
| US4104785A (en) | 1978-08-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS582453B2 (ja) | ダイキボハンドウタイシユウセキカイロソウチ | |
| US6281696B1 (en) | Method and test circuit for developing integrated circuit fabrication processes | |
| JPH01216278A (ja) | 電子的ミクロ構造体におけるランダム欠陥の試験方法 | |
| KR100295637B1 (ko) | 반도체웨이퍼의구조및반도체칩의제조방법 | |
| JP2000294730A (ja) | システムｌｓｉチップ及びその製造方法 | |
| JP4592634B2 (ja) | 半導体装置 | |
| US7682957B2 (en) | Method of forming pad and fuse in semiconductor device | |
| US6621289B1 (en) | Method and test circuit for developing integrated circuit fabrication processes | |
| US8598704B2 (en) | Semiconductor device | |
| US7924042B2 (en) | Semiconductor device, and design method, inspection method, and design program therefor | |
| US7111257B2 (en) | Using a partial metal level mask for early test results | |
| JPS622701B2 (ja) | ||
| JP2003023022A (ja) | バンプ電極の導通試験構造 | |
| US20070257258A1 (en) | Semiconductor evaluation device and evaluation method using the same | |
| JP4748337B2 (ja) | 半導体回路のテスト用設計回路パタン | |
| US20060273371A1 (en) | Evaluation semiconductor device | |
| US9443775B2 (en) | Lithography process monitoring of local interconnect continuity | |
| JPS58161336A (ja) | 半導体集積回路装置 | |
| CN116313871A (zh) | 半导体器件的测试结构、测试结构版图及其测试方法 | |
| CN117750763A (zh) | 闪存存储器及其制作方法 | |
| KR19980068791A (ko) | 반도체소자 제조방법 | |
| JPH02224358A (ja) | 半導体装置の製造方法 | |
| JPS6196744A (ja) | 半導体集積回路のウエ−ハの試験方法 | |
| JP2008060213A (ja) | 半導体装置の製造方法 | |
| KR20020091939A (ko) | 반도체 소자 |