KR19980068791A - 반도체소자 제조방법 - Google Patents

Abstract

반도체소자 제조방법을 개시하고 있다. 이는, 상기 과제를 이루기 위하여 본 발명은, 메인 칩에서 공정을 진행하는 과정에서 메인 칩과 인접한 다수개의 TEG 내에 메인 칩과 동일한 패턴을 칩 패턴의 위치에 따라 배치하는 것을 특징으로 한다.따라서, 메인 칩 내의 패턴 균일도와, 메인 칩 내의 층들간의 브리지나 노칭등의 문제를 간접적으로 검사할 수 있다. 또한, 콘택과 층 간의 쇼트 등을 전기적으로 검사함으로써 층들간의 미스얼라인 정도를 검사할 수 있으며, 공정을 진행하면서, 라인에서 볼수 없는 칩 전체의 불량을 전기적으로 검증할 수 있다.

Description

반도체소자 제조방법

본 발명은 반도체소자 제조방법에 관한 것으로, 특히, 반도체소자를 구성하는 층들간의 브리지나 노칭, 미스얼라인의 정도, 층과 콘택과의 쇼트 등을 전기적으로 파악할 수 있는 TEG를 포함하는 반도체소자 제조방법에 관한 것이다.

반도체 소자의 개발에 있어서, 고집적화와 더불어 디자인 룰 감소를 위한 노력이 진행되고 있으며, 이와 병행하여 공정상 실행이 어려운 문제들이 많이 나타나고 있다. 특히, DRAM의 집적도 증가에 따라 칩 면적이 디자인 룰 감소에도 불구하고 급격히 커지고 있으며, 이와 같은 칩 면적의 증가는 공정상 칩 내에서 기존 공정에서 문제시 되지 않던 칩 내의 균일성 문제를 유발하고 있다.

현행 공정상 집적도를 증가시키기 위해서는 전체적으로 셀 사이즈가 감소되고 있으며, 이에 비해 칩 면적은 집적도에 비례하지는 않지만 몇 배씩 증가하는 것이 불가피하다. 이러한 경향은 공정상으로 더욱 불리한 조건을 만드는데, 칩 내 균일성이 나빠지거나 일부 공정이 제대로 진행되지 못하는 문제가 발생된다. 예를 들어, 사진 공정에서 칩 중앙부에서는 원하는 패턴을 얻는다 하더라도, 칩의 상부나 아래부분에서는 패턴이 휘거나, 커지거나 줄어드는 여러 가지 현상이 나타난다. 미스얼라인 측면에서 이러한 현상은 공정을 어렵게 만드는 하나의 원인이 되고 있는데, 패턴의 위치에 따라 전체 칩 패턴의 미스얼라인 정도가 다르게 나타나기도 한다.

도 1 및 도 2는 종래 기술에 따라 형성된 패턴의 미스얼라인 정도를 설명하기 위해 도시한 단면도들로서, 도 1은 칩의 상부 좌측에 형성된 패턴을, 도 2는 칩의 하부 우측에 형성된 패턴을 각각 도시하고 있다. 여기에서, 참조부호 1은 반도체 기판을, 3은 게이트를, 5는 패드 콘택홀을, 7은 패드 도전층을, 9는 비트라인 콘택홀을, 11은 비트라인을, 13은 스토리지 콘택홀을, 15는 절연층을 각각 나타낸다.

도시된 바와 같이, 칩의 상부에 좌측에 형성된 패턴(도1)과 하부 우측에 형성된 패턴(도2) 사이에 미스얼라인 정도가 다르게 나타나, 예를 들어 칩 상부에 형성된 패턴에서는 게이트(3)와 스토리지 콘택홀(13)이 접촉되지 않는 반면, 칩 하부에 형성된 패턴에서는 게이트(3)와 스토리지 콘택홀(13)이 접촉되는 문제가 나타날 수 있으며, 이는 비트라인(11) 등의 다른 층에서도 쉽게 일어날 수 있는 현상이며, 칩이 대형화됨에 따라 더욱 심각하다.

그러나, 실제 공정을 진행하는 라인에서 이러한 문제를 모두 검사하기에는 칩의 집적도가 커짐에 따라 점점 더 어려워지게 되었으며, 실제 모두 검사하는 것은 불가능하다.

종래의 형태로는 보통 전기적인 특성을 파악하고자 트랜지스터, 커패시터, 게이트 산화막, 비트라인 브리지 등의 패턴을 TEG(Test Equipment Group)에 형성하고 있다.

도 3은 종래의 TEG 패턴의 배치를 보여주는 구성도로서, 참조부호 20은 메인 칩을, 25는 TEG 패턴을 각각 나타낸다.

도시된 바와 같은 TEG 패턴(15)에 있어서, 칩(10)이 작은 경우에는 웨이퍼 위치에 따른 경향성을 TEG 와 메인 칩 사이에 연관시켜 대응시키는 것이 가능하지만, 칩이 점점 커짐에 따라 메인 칩과 TEG 상의 데이터가 다르게 나타날 수 있다.

본 발명이 이루고자 하는 기술적 과제는, 반도체소자를 구성하는 층들간의 브리지나 노칭, 미스얼라인의 정도, 층과 콘택과의 쇼트 등을 전기적으로 파악할 수 있는 TEG를 포함하는 반도체소자 제조방법을 제공하는 것이다.

도 1 및 도 2는 종래 기술에 따라 형성된 패턴의 미스얼라인 정도를 설명하기 위해 도시한 단면도들이다.

도 3은 종래의 TEG 패턴의 배치를 보여주는 구성도이다.

도 4는 본 발명의 바람직한 실시예에 따른 TEG가 배치된 칩을 도시한 구성도이다.

도 5는 본 발명의 바람직한 실시예에 따른 TEG 레이아웃도이다.

도 6은 종래 및 본 발명에 따른 TEG 패턴을 이용한 게이트 전기적 특성을 테스트한 결과를 도시한 그래프이다.

상기 과제를 이루기 위하여 본 발명은, 메인 칩에서 공정을 진행하는 과정에서 메인 칩과 인접한 다수개의 TEG 내에 메인 칩과 동일한 패턴을 칩 패턴의 위치에 따라 배치하는 것을 특징으로 하는 반도체소자 제조방법을 제공한다.

따라서, 메인 칩 내의 패턴 균일도와, 메인 칩 내의 층들간의 브리지나 노칭등의 문제를 간접적으로 검사할 수 있다. 또한, 콘택과 층 간의 쇼트 등을 전기적으로 검사함으로써 층들간의 미스얼라인 정도를 검사할 수 있으며, 공정을 진행하면서, 라인에서 볼수 없는 칩 전체의 불량을 전기적으로 검증할 수 있다.

이하, 첨부한 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.

도 4는 본 발명의 바람직한 실시예에 따른 TEG가 배치된 칩을 도시한 구성도로서, 참조부호 70은 메인 칩을, 75는 TEG 패턴을 각각 나타낸다.

도면에 도시된 바와 같이, 본 발명에 따르면 동일한 항목을 포함하는 TEG를 여러위치 예를 들어, a∼f의 위치에 각각 배치한다. 예를 들어, 셀어레이를 형성하는 활성영역, 게이트, 비트라인, 스토리지 전극 등과, 이를 연결하기 위한 패드 콘택홀, 스토리지 콘택홀 등을 형성하는 공정에 있어서, 미스얼라인 마진은 기존 공정에서 가장 타이트한 부분 중의 하나이다. 또한, 높은 단차를 식각하여야 하므로 오버 에치를 조절하기도 매우 어렵다. 이러한 상황에서 발생하는 중요한 문제들이 앞에서 언급한 콘택에 의한 다른 층들의 터치나, 오픈 불량 등의 문제이다. 이러한 현상들은 실제 소자 회로 동작에 심각한 영향을 미치며, 불량 비트의 원인이 된다. 칩 내에서 이와 같은 문제를 효과적으로 파악하는데 보다 정확한 방법으로, 메인 칩의 균일성을 체크하기 위해, 결함이 발생되는 항목을 중심으로 트랜지스터, 콘택, 커패시터 등의 항목이 포함되도록 TEG를 제작하는 것이 바람직하다.

도 5는 본 발명의 바람직한 실시예에 따른 TEG 레이아웃도이다.

여기에서, 참조부호 51은 활성영역을, 53은 게이트를, 55는 패드 콘택홀을, 59는 비트라인 콘택홀을, 61은 비트라인을, 63은 스토리지 콘택홀을 각각 나타낸다.

도시된 바와 같은 구조를 이용하여 셀 내의 각 스텝별 균일성을 검사할 수 있으며, 예를 들어, 활성영역, 게이트, 패드 콘택홀, 스토리지 콘택홀, 비트라인, 커패시터 등의 사진 식각 공정 후의 사이즈 균일성 뿐만 아니라, 전기적으로 각 층들과 택간의 쇼트 등을 점검하여 각 층간의 미스얼라인 문제도 검사할 수 있다.

TEG (g) 만을 사용하여 검사한 전기적 테스트 결과에서는 셀 내 콘택의 오픈 불량이나, 층간의 브리지, 층과 콘택과의 쇼트 등을 발견할 수 없었으나, 본 발명에서와 같이 TEG (a) 내지 (f)를 사용하여 검사한 결과, 패드 콘택과 게이트의 쇼트가 40∼80% 있는 것으로 확인되었다.

도 6은 종래 및 본 발명에 따른 TEG 패턴을 이용한 게이트 전기적 특성을 테스트한 결과를 도시한 그래프이다.

도시된 바와 같이, TEG (g) 만을 사용하여 검사한 전기적 테스트 결과에서는 비트라인과 게이트 사이의 쇼트는 패드 콘택을 통하여 전기적 경로를 만들게 됨으로써 간접적으로 패드 콘택의 미스얼라인 정도가 칩 내의 위치에 따라 다름을 볼 수 있으며, TEG (c), (e), (f) 부분에서 불량 형태와 동일하게 메인 칩의 경우도 패드콘택과 게이트의 쇼트 정도가 심해지는 것을 볼 수 있었다.

상술한 바와 같이 본 발명에 따르면, 첫째, TEG를 이용하여 메인 칩 내의 패턴 균일도를 검사할 수 있으며, 둘째, TEG를 이용하여 메인 칩 내의 층들간의 브리지나 노칭등의 문제를 간접적으로 검사할 수 있으며, 셋째, TEG를 이용하여 메인 칩 내의 콘택과 층 간의 쇼트 등을 전기적으로 검사함으로써 층들간의 미스얼라인 정도를 검사할 수 있으며, 넷째, TEG를 이용하여 메인 칩 내의 균일도를 검사하여 공정을 진행하면서, 라인에서 볼수 없는 칩 전체의 불량을 전기적으로 검증할 수 있다.

Claims (1)

1. 메인 칩에서 공정을 진행하는 과정에서 메인 칩과 인접한 다수개의 TEG 내에 메인 칩과 동일한 패턴을 칩 패턴의 위치에 따라 배치하는 것을 특징으로 하는 반도체소자 제조방법.