CN117750763A - 闪存存储器及其制作方法 - Google Patents

Abstract

本发明提供一种闪存存储器及其制作方法，包括：衬底，衬底包括测试区，测试区形成有测试结构；测试结构包括自下而上的有源区、测试浮栅层、介质层和测试控制栅层。形成闪存存储器的版图层包括第一浮栅版图层和第二浮栅版图层；第二浮栅版图层包括开口图形，利用开口图形形成开口；开口图形在衬底上的投影落入有源区内。浮栅接触柱位于开口中的绝缘层中且与测试浮栅层电连接；控制栅接触柱与测试控制栅层电连接。本发明第二浮栅版图层中的开口图形与有源区重叠设置，开口图形区域对应的测试控制栅层和介质层去除并暴露出测试浮栅层；通过浮栅接触柱将测试浮栅层引出。利用该测试结构实现在WAT测试中检测浮栅和控制栅之间的介质层电学参数。

Description

闪存存储器及其制作方法

技术领域

本发明属于集成电路制造技术领域，具体涉及一种闪存存储器及其制作方法。

背景技术

在半导体集成电路中，随着半导体技术的发展，闪存市场占有率越来越高。为了满足高密度、高性能、低成本的市场需求，技术节点越做越小。对于闪存的电性参数监测要求更加全面，要求测试更加准确，进而更好的反应工艺制程情况。

闪存结构中浮栅与控制栅之间的介质层起到浮栅到控制栅耦合电压以及浮栅与控制栅之间电性隔离的做用，浮栅与控制栅之间的介质层的电学厚度，击穿电压，与时间有关的介质击穿(TDDB)寿命对于闪存的读写擦性能和器件可靠性起到了非常重要的做用。常规条件下由于浮栅处于浮置状态，浮栅与控制栅之间的电容值无法测量，因此无法实现对浮栅与控制栅之间的介质层电学参数的量测。

发明内容

本发明的目的在于提供一种闪存存储器及其制作方法，闪存存储器包括测试结构，该测试结构在当前的闪存工艺条件下将测试浮栅层接出，可以实现测试浮栅与控制栅之间的介质层电学参数的量测，实现对介质层(例如ONO膜层)的晶圆允收测试(WAT)监控。

本发明提供一种闪存存储器，包括：

衬底，所述衬底中形成有有源区；所述衬底包括测试区，所述测试区形成有测试结构；所述测试结构包括自下而上的有源区、测试浮栅层、介质层和测试控制栅层；

所述测试结构还包括开口、绝缘层、浮栅接触柱和控制栅接触柱；

形成所述闪存存储器的版图层包括第一浮栅版图层和第二浮栅版图层；所述第二浮栅版图层包括开口图形，利用所述开口图形形成所述开口，所述开口图形区域对应的所述测试控制栅层和所述介质层去除并暴露出所述测试浮栅层；所述开口图形在所述衬底上的投影落入所述有源区内；

所述浮栅接触柱位于所述开口中的所述绝缘层中且与所述测试浮栅层电连接；所述控制栅接触柱形成于所述绝缘层中且与所述测试控制栅层电连接。

进一步的，所述开口中的所述绝缘层中形成有若干所述浮栅接触柱，所述开口图形在所述衬底上的投影覆盖若干所述浮栅接触柱在所述衬底上的投影。

进一步的，所述介质层包括ONO结构，所述ONO结构包括底部氧化层、中间氮化层及顶部氧化层的堆叠层。

进一步的，所述衬底还包括器件区，所述测试区位于所述器件区之间，所述测试区位于所述衬底的切割道上。

进一步的，所述器件区包括堆叠的器件浮栅层和器件控制栅层；所述测试浮栅层和所述器件浮栅层在同一工艺步骤中形成，且相互断开。

进一步的，所述测试控制栅层和所述器件控制栅层在同一工艺步骤中形成，且相互断开。

进一步的，所述闪存存储器还包括第一导电层和第二导电层，所述第一导电层电连接所述浮栅接触柱，所述第二导电层电连接所述控制栅接触柱。

本发明还提供一种闪存存储器的制作方法，包括：

提供衬底，所述衬底中形成有有源区，所述衬底包括器件区和测试区；在所述衬底上依次形成浮栅层、介质层和控制栅层；

利用具有第二浮栅版图层的掩膜版对所述控制栅层和所述介质层进行图形化，形成位于所述测试区的测试控制栅层和位于所述器件区的器件控制栅层；所述第二浮栅版图层包括开口图形，利用所述开口图形形成位于所述测试区的开口，所述开口图形区域对应的所述测试控制栅层和所述介质层去除并暴露出测试浮栅层；所述开口图形在所述衬底上的投影落入所述有源区内；

形成覆盖所述衬底、所述开口和所述控制栅层的绝缘层；在所述开口中的所述绝缘层中形成与所述测试浮栅层电连接的浮栅接触柱；在所述绝缘层中形成与所述测试控制栅层电连接的控制栅接触柱。

进一步的，还包括：

利用具有第一浮栅版图层的掩膜版对所述控制栅层与所述浮栅层进行图形化，形成位于所述器件区的器件浮栅层。

进一步的，所述制作方法包括：

利用具有接触孔版图层的掩膜版对所述测试区和所述器件区的所述绝缘层进行图形化，形成所述闪存存储器上的所有接触孔；所述接触孔包括位于所述测试区的浮栅接触孔和控制栅接触孔，并在所述浮栅接触孔和所述控制栅接触孔中形成填充导电层作为所述浮栅接触柱和所述控制栅接触柱。

与现有技术相比，本发明具有如下有益效果：

本发明提供一种闪存存储器，包括：衬底，衬底包括测试区，测试区形成有测试结构；测试结构包括自下而上的有源区、测试浮栅层、介质层和测试控制栅层；测试结构还包括开口、绝缘层、浮栅接触柱和控制栅接触柱。形成闪存存储器的版图层包括第一浮栅版图层和第二浮栅版图层；第二浮栅版图层包括开口图形，利用开口图形形成开口；开口图形在衬底上的投影落入有源区内。浮栅接触柱位于开口中的绝缘层中且与测试浮栅层电连接；控制栅接触柱与测试控制栅层电连接。常规闪存结构第二浮栅版图层与有源区不重叠，本发明第二浮栅版图层中的开口图形在衬底上的投影落入有源区内，亦即开口图形与有源区重叠设置，开口图形区域对应的测试控制栅层和介质层去除并暴露出测试浮栅层；通过浮栅接触柱将测试浮栅层引出。利用该测试结构实现在WAT测试中检测闪存存储器的浮栅和控制栅之间的介质层电学参数。

附图说明

图1为本发明实施例的一种闪存存储器测试区俯视示意图。

图2为本发明实施例的一种闪存存储器测试区沿图1中Bb处剖面示意图。

图3为本发明实施例的一种闪存存储器器件区的存储单元剖面示意图。

图4为本发明实施例的一种闪存存储器制作方法的流程示意图。

其中，附图标记如下：

10-衬底；11-栅氧化层；12-STI；13-测试浮栅层；14-介质层；15-测试控制栅层；16-绝缘层；17-浮栅接触柱；18-控制栅接触柱；K-开口；A-有源区；19-第一导电层；20-第二导电层；21-第一浮栅；22-第二浮栅；31-第一控制栅；32-第二控制栅；40-字线；50-侧墙。

具体实施方式

以下结合附图和具体实施例对本发明进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需要说明的是，附图均采用非常简化的形式且使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

为了便于描述，本申请一些实施例可以使用诸如“在…上方”、“在…之下”、“顶部”、“下方”等空间相对术语，以描述如实施例各附图所示的一个元件或部件与另一个(或另一些)元件或部件之间的关系。应当理解的是，除了附图中描述的方位之外，空间相对术语还旨在包括装置在使用或操作中的不同方位。例如若附图中的装置被翻转，则被描述为在其它元件或部件“下方”或“之下”的元件或部件，随后将被定位为在其它元件或部件“上方”或“之上”。下文中的术语“第一”、“第二”、等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换。

本发明实施例提供了一种闪存存储器，如图1和图2所示，包括：

衬底10，衬底10中形成有有源区A；衬底10包括测试区，测试区形成有测试结构；测试结构包括自下而上的有源区A、测试浮栅层13、介质层14和测试控制栅层15；

测试结构还包括开口K、绝缘层16、浮栅接触柱17和控制栅接触柱18；

形成闪存存储器的版图层包括第一浮栅版图层和第二浮栅版图层；第二浮栅版图层包括开口图形(图1虚线框)，利用开口图形形成开口K，开口图形区域对应的测试控制栅层15和介质层14去除并暴露出测试浮栅层13；开口图形在衬底10上的投影落入有源区A内；

浮栅接触柱17位于开口中的绝缘层16中且与测试浮栅层13电连接；控制栅接触柱18形成于绝缘层16中且与测试控制栅层15电连接。

具体的，衬底10可以为任意适于形成闪存存储器的衬底，例如硅基半导体衬底或绝缘体上硅(SOI)衬底。在衬底10上设有器件区及测试区，器件单元形成于器件区上，器件单元可例如为存储单元及逻辑单元等。测试结构形成于测试区上，测试区位于器件区之间，测试区可例如位于衬底10的切割道上。

介质层14包括ONO结构，ONO结构例如包括底部氧化层、中间氮化层及顶部氧化层的堆叠层。开口K中的绝缘层16中形成有若干浮栅接触柱17，开口图形在衬底10上的投影覆盖所有若干浮栅接触柱17在衬底10上的投影。浮栅接触柱17由位于浮栅接触孔中的导电层形成，第一导电层19电连接浮栅接触柱17，第一导电层19与浮栅接触孔中的导电层可在同一工艺中形成，也可分别形成。第二导电层20电连接控制栅接触柱18，控制栅接触柱18由位于控制栅接触孔中的导电层形成，第二导电层20与控制栅接触孔中的导电层可在同一工艺中形成，也可分别形成。

器件区包括堆叠的器件浮栅层和器件控制栅层。器件浮栅层后续形成图3中的第一浮栅21和第二浮栅22。器件控制栅层后续形成图3中的第一控制栅31和第二控制栅32。测试浮栅层13和器件浮栅层在同一工艺步骤中形成，且相互断开；测试控制栅层15和器件控制栅层在同一工艺步骤中形成，且相互断开。

如图3所示，闪存存储器的器件区包括呈阵列排布的存储单元，存储单元包括：衬底10，衬底10上形成有字线40，字线40一侧形成有堆叠的第一浮栅21和第一控制栅31，字线40另一侧形成有堆叠的第二浮栅22和第二控制栅32。字线40两侧的第一控制栅31和第二控制栅32上方形成有侧墙50。

图4为本发明一实施例提供的闪存存储器的制作方法的流程图。请参考图1至图4所示，闪存存储器的制作方法包括以下步骤：

步骤S1、提供衬底10，衬底10中形成有有源区A，衬底10包括器件区和测试区；在衬底10上依次形成浮栅层、介质层和控制栅层；

步骤S2、利用具有第二浮栅版图层的掩膜版对控制栅层和介质层进行图形化，形成位于测试区的测试控制栅层15和位于器件区的器件控制栅层；第二浮栅版图层包括开口图形，利用开口图形形成位于测试区的开口K，开口图形区域对应的测试控制栅层15和介质层14去除并暴露出测试浮栅层13；开口图形在衬底10上的投影落入有源区A内；

步骤S3、形成覆盖衬底10、开口K和控制栅层的绝缘层16；在开口K中的绝缘层16中形成与测试浮栅层13电连接的浮栅接触柱17；在绝缘层16中形成与测试控制栅层15电连接的控制栅接触柱18。

下面对本发明所提供闪存存储器的制作方法进行详细说明。

步骤S1中，提供衬底10，衬底10可以为任意适于形成闪存存储器的衬底，例如硅基半导体衬底或绝缘体上硅(SOI)衬底。在衬底10上设有器件区及测试区，器件单元形成于器件区上，器件单元可例如为存储单元及逻辑单元等。测试结构形成于测试区上，测试区位于器件区之间，测试区可例如位于衬底10的切割道上。在该步骤中还包括采用由有源区版图层制作而成的掩膜版(或者具有有源区版图层的掩膜版)对衬底10进行离子注入形成有源区A。在衬底10上依次形成浮栅层、介质层和控制栅层。浮栅层包括位于测试区的测试浮栅层13。

在形成浮栅层之前还可以在衬底10上形成栅氧化层11。

步骤S2、利用具有第二浮栅版图层的掩膜版对控制栅层和介质层进行图形化，形成位于测试区的测试控制栅层15和位于器件区的器件控制栅层；第二浮栅版图层包括开口图形，利用开口图形形成位于测试区的开口K，开口图形区域对应的测试控制栅层15和介质层14去除并暴露出测试浮栅层13；开口图形在衬底10上的投影落入有源区A内；

通过具有第二浮栅版图层的掩膜版进行曝光与显影去除第二浮栅图形覆盖区域的控制栅层和介质层，亦即第二浮栅版图层的图形区域对应的控制栅层和介质层去除。

步骤S2之后，步骤S3之前还可包括：利用具有第一浮栅版图层的掩膜版对控制栅层与浮栅层进行图形化，形成位于所述器件区的器件浮栅层。

衬底10平面内定义相互垂直的X方向和Y方向，第一浮栅版图层包括多个沿Y方向平行排列且沿X方向延伸的第一浮栅图形。第一浮栅图形区域的控制栅层与浮栅层保留。测试浮栅层13和器件浮栅层在同一工艺步骤中形成，且相互断开。

测试区的浮栅层(测试浮栅层13)可位于衬底10的切割道内。器件区的浮栅层(器件浮栅层)最终形成位于字线40两侧的第一浮栅21和第二浮栅22。器件区的控制栅层(器件控制栅层)最终形成位于字线40两侧的第一控制栅31和第二控制栅32。第一控制栅31与第一浮栅21堆叠，第二控制栅32与第二浮栅22堆叠。可在第一控制栅31和第二控制栅32上方形成侧墙50，以侧墙50为硬掩膜，采用非曝光工艺形成字线40的容纳空间。

步骤S3、形成覆盖衬底10、开口K和控制栅层的绝缘层16；在开口K中的绝缘层16中形成与测试浮栅层13电连接的浮栅接触柱17；在绝缘层16中形成与测试控制栅层15电连接的控制栅接触柱18。

具体的，可利用具有接触孔版图层的掩膜版对测试区和器件区的绝缘层16进行图形化，形成闪存存储器上的所有接触孔。接触孔包括位于测试区的浮栅接触孔和控制栅接触孔，并在浮栅接触孔和控制栅接触孔中形成填充导电层作为浮栅接触柱17和控制栅接触柱18。

可以理解的是，在上述各步骤之间还可以包含采用其他的掩膜版或其他的制作步骤，本发明对此不作限定。

本发明利用测试结构在WAT测试中检测闪存存储器的浮栅和控制栅之间的介质层14电学参数。介质层14(例如ONO膜层)电容面积为有源区A的面积减去第二浮栅版图层中的开口图形面积。开口K中的绝缘层16中形成有若干浮栅接触柱17，开口图形在衬底上的投影覆盖所有若干浮栅接触柱17在衬底上的投影。

本发明第二浮栅版图层中的开口图形在衬底上的投影落入有源区A内，亦即第二浮栅版图层中的开口图形与有源区A重叠设置，开口图形区域对应的测试控制栅层15和介质层14去除并暴露出测试浮栅层13；通过浮栅接触柱17将测试浮栅层13引出，实现将浮栅引出的目的，从而实现了对浮栅和控制栅之间电容值的测试，进而可以用于表征介质层14的电学厚度，并实现对介质层14击穿电压和TDDB寿命的测试。本发明与闪存工艺完全兼容，可以实现相关参数的在线测试。

综上所述，本发明提供一种闪存存储器，包括：衬底，衬底包括测试区，测试区形成有测试结构；测试结构包括自下而上的有源区、测试浮栅层、介质层和测试控制栅层；测试结构还包括开口、绝缘层、浮栅接触柱和控制栅接触柱。形成闪存存储器的版图层包括第一浮栅版图层和第二浮栅版图层；第二浮栅版图层包括开口图形，利用开口图形形成开口；开口图形在衬底上的投影落入有源区内。浮栅接触柱位于开口中的绝缘层中且与测试浮栅层电连接；控制栅接触柱与测试控制栅层电连接。常规闪存结构第二浮栅版图层与有源区不重叠，本发明第二浮栅版图层中的开口图形在衬底上的投影落入有源区内，亦即开口图形与有源区重叠设置，开口图形区域对应的测试控制栅层和介质层去除并暴露出测试浮栅层；通过浮栅接触柱将测试浮栅层引出。利用该测试结构实现在WAT测试中检测闪存存储器的浮栅和控制栅之间的介质层电学参数。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的方法而言，由于与实施例公开的器件相对应，所以描述的比较简单，相关之处参见方法部分说明即可。

上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (10)

1.一种闪存存储器，其特征在于，包括：

衬底，所述衬底中形成有有源区；所述衬底包括测试区，所述测试区形成有测试结构；所述测试结构包括自下而上的有源区、测试浮栅层、介质层和测试控制栅层；

所述测试结构还包括开口、绝缘层、浮栅接触柱和控制栅接触柱；

形成所述闪存存储器的版图层包括第一浮栅版图层和第二浮栅版图层；所述第二浮栅版图层包括开口图形，利用所述开口图形形成所述开口，所述开口图形区域对应的所述测试控制栅层和所述介质层去除并暴露出所述测试浮栅层；所述开口图形在所述衬底上的投影落入所述有源区内；

所述浮栅接触柱位于所述开口中的所述绝缘层中且与所述测试浮栅层电连接；所述控制栅接触柱形成于所述绝缘层中且与所述测试控制栅层电连接。

2.如权利要求1所述的闪存存储器，其特征在于，

所述开口中的所述绝缘层中形成有若干所述浮栅接触柱，所述开口图形在所述衬底上的投影覆盖若干所述浮栅接触柱在所述衬底上的投影。

3.如权利要求1所述的闪存存储器，其特征在于，

所述介质层包括ONO结构，所述ONO结构包括底部氧化层、中间氮化层及顶部氧化层的堆叠层。

4.如权利要求1所述的闪存存储器，其特征在于，

所述衬底还包括器件区，所述测试区位于所述器件区之间，所述测试区位于所述衬底的切割道上。

5.如权利要求4所述的闪存存储器，其特征在于，

所述器件区包括堆叠的器件浮栅层和器件控制栅层；所述测试浮栅层和所述器件浮栅层在同一工艺步骤中形成，且相互断开。

6.如权利要求5所述的闪存存储器，其特征在于，

所述测试控制栅层和所述器件控制栅层在同一工艺步骤中形成，且相互断开。

7.如权利要求1所述的闪存存储器，其特征在于，

所述闪存存储器还包括第一导电层和第二导电层，所述第一导电层电连接所述浮栅接触柱，所述第二导电层电连接所述控制栅接触柱。

8.一种闪存存储器的制作方法，其特征在于，包括：

提供衬底，所述衬底中形成有有源区，所述衬底包括器件区和测试区；在所述衬底上依次形成浮栅层、介质层和控制栅层；

利用具有第二浮栅版图层的掩膜版对所述控制栅层和所述介质层进行图形化，形成位于所述测试区的测试控制栅层和位于所述器件区的器件控制栅层；所述第二浮栅版图层包括开口图形，利用所述开口图形形成位于所述测试区的开口，所述开口图形区域对应的所述测试控制栅层和所述介质层去除并暴露出测试浮栅层；所述开口图形在所述衬底上的投影落入所述有源区内；

形成覆盖所述衬底、所述开口和所述控制栅层的绝缘层；在所述开口中的所述绝缘层中形成与所述测试浮栅层电连接的浮栅接触柱；在所述绝缘层中形成与所述测试控制栅层电连接的控制栅接触柱。

9.如权利要求8所述的闪存存储器的制作方法，其特征在于，还包括：

利用具有第一浮栅版图层的掩膜版对所述控制栅层与所述浮栅层进行图形化，形成位于所述器件区的器件浮栅层。

10.如权利要求8所述的闪存存储器的制作方法，其特征在于，所述制作方法包括：

利用具有接触孔版图层的掩膜版对所述测试区和所述器件区的所述绝缘层进行图形化，形成所述闪存存储器上的所有接触孔；所述接触孔包括位于所述测试区的浮栅接触孔和控制栅接触孔，并在所述浮栅接触孔和所述控制栅接触孔中形成填充导电层作为所述浮栅接触柱和所述控制栅接触柱。