KR20040008477A - 반도체 소자의 게이트전극의 불연속성 테스트 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 게이트전극의 불연속성 테스트(Test) 방법에 관한 것으로, 특히 금속 게이트전극의 하부층은 라인 타입(Line type)으로 서로 연결되고, 그 상부층인 금속층은 측정 단자간의 분리 영역에서 끊어진 구조를 갖는 금속 게이트전극을 형성한 후, 테스트를 진행함으로써, 게이트 절연막의 특성에 영향 없이 기생 캐패시턴스(Capacitance)의 크기 및 기생 저항의 크기를 정량적으로 테스트하여 게이트전극의 불연속성 테스트의 신뢰성을 향상시키는 기술이다.
Description
본 발명은 반도체 소자의 게이트전극의 불연속성 테스트(Test) 방법에 관한 것으로, 특히 금속 게이트전극의 하부층은 라인 타입(Line type)으로 서로 연결되고, 그 상부층인 금속층은 측정 단자간의 분리 영역에서 끊어진 구조를 갖는 금속 게이트전극을 형성한 후, 테스트를 진행하여 게이트전극의 불연속성 테스트의 신뢰성을 향상시키는 반도체 소자의 게이트전극의 불연속성 테스트 방법에 관한 것이다.
일반적으로 캐패시터의 용량은
(극판의 면적 ×층간물질의 유전상수) ÷양극판의 간격)
으로 표시된다.
DRAM(Dynamic Random Access Memory)에서 워드라인(Word line) 저항은 게이트 RC 딜레이(Delay)에 영향을 주기 때문에 워드라인 저항을 줄이기 위해 다결정 실리콘층, WN층, 텅스텐(W)층이 적층된 구조와 같은 스택(Stack) 구조의 금속 게이트전극이 개발되었다.
도 1은 일반적인 스택 구조의 금속 게이트전극을 도시한 단면도이고, 도 2는종래 기술에 따른 반도체 소자의 게이트전극의 불연속성 테스트 방법을 도시한 개략도이다.
도 1과 도 2를 참조하면, 반도체 기판(11) 상에 게이트 절연막(13)을 개재하며 다결정 실리콘층(15), WN층(17), 텅스텐층(19)이 적층된 구조의 금속 게이트전극이 형성된다. 이때, 상기 텅스텐층(19)은 테스트 시 저항(Rs)이 된다.
여기서, 상기 다결정 실리콘층(15), WN층(17) 및 텅스텐층(19)이 적층된 구조에서 게이트 패턴 형성 공정 후 재 산화 공정에 의하여 발생되는 기생 캐패시턴스(Capacitance)(Cc)와 기생 저항(Rc)에 의한 게이트전극의 불연속성을 테스트하기 위해 상기 반도체 기판(11)에 제 1 측정 단자(21)를 연결시키고 상기 금속 게이트전극에 제 2 측정 단자(23)를 연결시켜 테스트를 진행한다. 이때, 상기 테스트 시 상기 게이트 절연막(13)의 특성에 영향을 받는다.
일 예로 캐패시턴스의 경우, 상기 반도체 기판(11)과 다결정 실리콘층(15)간의 게이트 절연막 캐패시턴스(Cg)도 있다.
이때, 캐패시터의 토탈 캐패시턴스는 다수의 캐패시터 중 캐패시턴스가 작은 것에 의해 주로 결정이 되기 때문에 상기 게이트 절연막 캐패시턴스(Cg)가 상기 기생 캐패시턴스(Cc)보다 작은 경우에는 상기 게이트 절연막 캐패시턴스(Cg)가 측정된다.
종래의 반도체 소자의 게이트전극의 불연속성 테스트 방법은 게이트 절연막이 하부에 구비된 스택 구조의 금속 게이트전극에 그리고 반도체 기판에 각각 측정 단자를 연결시키고 게이트전극의 불연속성을 테스트하기 때문에 상기 게이트 절연막의 특성에 영향을 받아 기생 캐패시턴스의 크기 및 기생 저항의 크기를 정량적으로 테스트하기 어렵다는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로, 금속 게이트전극의 하부층은 라인 타입으로 서로 연결되고, 그 상부층인 금속층은 측정 단자간의 분리 영역에서 끊어진 구조를 갖는 금속 게이트전극을 형성한 후, 테스트를 진행함으로써, 기생 캐패시턴스의 크기 및 기생 저항의 크기를 정량적으로 테스트하는 반도체 소자의 게이트전극의 불연속성 테스트 방법을 제공하는데 그 목적이 있다.
도 1은 일반적인 스택 구조의 금속 게이트전극을 도시한 단면도.
도 2는 종래 기술에 따른 반도체 소자의 게이트전극의 불연속성 테스트 방법을 도시한 개략도.
도 3은 본 발명의 실시 예에 따른 반도체 소자의 게이트전극의 불연속성 테스트 패턴을 도시한 평면도.
도 4는 도 3의 I-I 선상의 단면도.
도 5a 내지 도 5c는 본 발명의 실시 예에 따른 반도체 소자의 게이트전극의 불연속성 테스트 패턴 형성 방법을 도시한 단면도.
도 6은 본 발명의 실시 예에 따른 반도체 소자의 게이트전극의 불연속성 테스트 방법을 도시한 회로도.
< 도면의 주요 부분에 대한 부호의 설명 >
11,31 : 반도체 기판13,35 : 게이트 절연막
15,37 : 다결정 실리콘층17,39 : WN층
19,41 : 텅스텐층21 : 제 1 측정 단자
23 : 제 2 측정 단자33 : 소자분리막
43 : 제 1 층간 절연막45 : 비트라인
45a : 스페이서47 : 절연막
49: 제 2 층간 절연막51 : 라이너 질화막
이상의 목적을 달성하기 위한 본 발명은,
반도체 기판 상에 게이트 절연막을 개재하며 도전층과 금속층이 적층된 구조의 금속 게이트전극을 형성하는 단계와,
상기 금속 게이트전극을 포함한 전면에 층간 절연막을 형성하는 공정과,
비트라인 콘택이 형성될 부위와 측정 단자간의 분리 영역에만 투광부를 갖는 마스크를 사용한 사진식각 공정으로 상기 층간 절연막을 식각하여 비트라인용 콘택홀을 형성하고, 상기 층간 절연막과 금속층을 식각하여 트렌치를 형성하되, 상기 비트라인용 콘택홀보다 크고, 후속 공정인 비트라인 형성용 도전층의 형성 공정 시 매립되지 않는 크기를 갖는 트렌치를 형성하는 단계와,
상기 비트라인용 콘택홀에 비트라인을 형성하는 단계와,
상기 트렌치 밑의 금속층을 식각하여 상기 도전층을 노출시키는 단계와,
상기 트렌치에 의해 끊어진 구조를 갖게되어 분리된 금속층에 상기 제 1 측정 단자와 상기 비트라인의 제 2 측정 단자를 각각 연결시켜 기생 캐패시턴스 및 기생 저항을 측정하는 단계를 포함하는 반도체 소자의 게이트전극의 불연속성 테스트 방법을 제공하는 것을 특징으로 한다.
본 발명의 원리는 금속 게이트전극의 하부층은 라인 타입으로 서로 연결되고, 그 상부층인 금속층은 측정 단자간의 분리 영역에서 끊어진 구조를 갖는 금속 게이트전극을 형성한 후, 테스트를 진행함으로써, 게이트 절연막의 특성에 영향 없이 기생 캐패시턴스의 크기 및 기생 저항의 크기를 정량적으로 테스트하기 위한 것이다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 3은 본 발명의 실시 예에 따른 반도체 소자의 게이트전극의 불연속성 테스트 패턴을 도시한 평면도이고, 도 4는 도 3의 I-I 선상의 단면도이다.
도 3 및 도 4를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 게이트전극의 불연속성 테스트 패턴은 상기 반도체 기판(31) 상에 게이트 절연막(35)이 개재되어 형성되며, 하부층인 제 1 다결정 실리콘층(37)은 라인 타입으로 서로 연결되지만 그 상부층인 WN층(39)과 텅스텐층(41)은 측정 단자간의 분리 영역에서 끊어진 구조를 갖는 금속 게이트전극이 포함되어 구성된다. 이때, 상기 금속 게이트전극 패턴 형성 공정 후 재 산화 공정에 의하여 기생 캐패시턴스(Cc,Cc')와 기생 저항(Rc,Rc')이 발생되고, 상기 제 1 다결정 실리콘층(37)은 테스트 시 저항(Rp)이 되며, 상기 텅스텐층(19)도 테스트 시 저항(Rs)이 된다.
그리고, 제 1, 제 2 측정 패드(P1,45)가 상기 측정 단자간의 분리 영역에서 분리된 텅스텐층(41)에 각각 연결되어 게이트전극의 불연속성 테스트가 진행된다.
도 5a 내지 도 5c는 본 발명의 실시 예에 따른 반도체 소자의 게이트전극의 불연속성 테스트 패턴 형성 방법을 도시한 단면도이다.
도 5a를 참조하면, 소자분리영역의 반도체 기판(31)에 소자분리막(33)을 형성하고, 상기 반도체 기판(31) 상에 게이트 절연막(35)을 개재하며 제 1 다결정 실리콘층(37), WN층(39), 텅스텐층(41)이 적층된 구조의 금속 게이트전극을 형성한다.
그리고, 상기 금속 게이트전극을 포함한 전면에 제 1 층간 절연막(43)과 제 1 감광막을 형성한다.
이어, 상기 제 1 감광막을 비트라인 콘택이 형성될 부위와 측정 단자간의 분리 영역에만 제거되도록 선택적으로 노광하고, 현상하여 제 1 감광막 패턴(도시하지 않음)을 형성한다.
그리고, 상기 제 1 감광막 패턴을 마스크로 상기 제 1 층간 절연막(43)을 식각하여 비트라인용 콘택홀을 형성하고, 상기 제 1 층간 절연막(43)과 텅스텐층(41)을 식각하여 트렌치(Trench)를 형성한다. 이때, 상기 트렌치의 크기는 상기 비트라인용 콘택홀보다 크고, 후속 공정인 비트라인 형성용 도전층의 형성 공정 시 매립되지 않는 크기를 갖는다.
그 후, 상기 제 1 감광막 패턴을 제거하고, 상기 트렌치를 포함한 전면에 제 2 다결정 실리콘층과 절연막(47)을 형성한다.
그리고, 비트라인용 마스크를 사용한 사진식각 공정으로 상기 절연막(47)을 식각하고, 상기 제 2 다결정 실리콘층을 식각하여 비트라인인 제 2 측정 패드(45)를 형성한다. 이때, 상기 식각 공정으로 상기 트렌치의 측벽에 상기 제 2 다결정 실리콘층의 스페이서(45a)가 형성된다.
도 5b를 참조하면, 상기 스페이서(45a)를 포함한 전면에 제 2 층간 절연막(49)과 제 2 감광막을 형성한다.
그리고, 상기 제 2 감광막을 상기 트렌치의 상측 부위에만 제거되도록 선택적으로 노광하고, 현상하여 제 2 감광막 패턴(도시하지 않음)을 형성한다.
이어, 상기 제 2 감광막 패턴을 마스크로 과산화수소 또는 황산 등의 금속층 식각액을 사용한 습식 식각 공정에 의해 상기 스페이서(45a), 텅스텐층(41) 및 WN층(39)을 식각하여 상기 제 1 다결정 실리콘층(37)을 노출시키고, 상기 제 2 감광막 패턴을 제거한다.
도 5c를 참조하면, 상기 노출된 제 1 다결정 실리콘층(37)을 포함한 전면에 라이너(Liner) 질화막(51)을 형성한다.
도 6은 본 발명의 실시 예에 따른 반도체 소자의 게이트전극의 불연속성 테스트 방법을 도시한 회로도이다.
여기서, 도 6을 참조하면, 상기 금속 게이트전극의 하부층인 제 1 다결정 실리콘층(37)은 라인 타입으로 서로 연결(Rp)되지만 그 상부층인 WN층(39)과 텅스텐층(41)은 상기 트렌치에 의해 끊어진 구조를 갖게되어 상기 트렌치에 의해 분리된 텅스텐층(41)에 각각 연결된 제 1 측정 단자와 제 2 측정 단자 사이에 기생 캐패시턴스(Cc,Cc')가 측정되고 기생 저항(Rc,Rc')이 측정된다.
본 발명의 반도체 소자의 게이트전극의 불연속성 테스트 방법은 금속 게이트전극의 하부층은 라인 타입으로 서로 연결되고, 그 상부층인 금속층은 측정 단자간의 분리 영역에서 끊어진 구조를 갖는 금속 게이트전극을 형성한 후, 테스트를 진행함으로써, 게이트 절연막의 특성에 영향 없이 기생 캐패시턴스의 크기 및 기생 저항의 크기를 정량적으로 테스트하여 게이트전극의 불연속성 테스트의 신뢰성을 향상시키는 효과가 있다.
Claims (1)
- 반도체 기판 상에 게이트 절연막을 개재하며 도전층과 금속층이 적층된 구조의 금속 게이트전극을 형성하는 단계와,상기 금속 게이트전극을 포함한 전면에 층간 절연막을 형성하는 공정과,비트라인 콘택이 형성될 부위와 측정 단자간의 분리 영역에만 투광부를 갖는 마스크를 사용한 사진식각 공정으로 상기 층간 절연막을 식각하여 비트라인용 콘택홀을 형성하고, 상기 층간 절연막과 금속층을 식각하여 트렌치를 형성하되, 상기 비트라인용 콘택홀보다 크고, 후속 공정인 비트라인 형성용 도전층의 형성 공정 시 매립되지 않는 크기를 갖는 트렌치를 형성하는 단계와,상기 비트라인용 콘택홀에 비트라인을 형성하는 단계와,상기 트렌치 밑의 금속층을 식각하여 상기 도전층을 노출시키는 단계와,상기 트렌치에 의해 끊어진 구조를 갖게되어 분리된 금속층에 상기 제 1 측정 단자와 상기 비트라인의 제 2 측정 단자를 각각 연결시켜 기생 캐패시턴스 및 기생 저항을 측정하는 단계를 포함하는 반도체 소자의 게이트전극의 불연속성 테스트 방법.
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|---|---|---|---|---|
| KR101006471B1 (ko) * | 2008-11-13 | 2011-01-06 | 주식회사 경신 | 자동차용 클리어런스 클립 |
| KR101035285B1 (ko) * | 2009-07-22 | 2011-05-18 | 주식회사 대동시스템 | 자동차용 케이블 지지장치 |
| CN113517260A (zh) * | 2021-07-09 | 2021-10-19 | 长鑫存储技术有限公司 | 晶圆测试结构及其制作方法、晶圆 |
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2002
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Cited By (4)
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|---|---|---|---|---|
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| KR101035285B1 (ko) * | 2009-07-22 | 2011-05-18 | 주식회사 대동시스템 | 자동차용 케이블 지지장치 |
| CN113517260A (zh) * | 2021-07-09 | 2021-10-19 | 长鑫存储技术有限公司 | 晶圆测试结构及其制作方法、晶圆 |
| CN113517260B (zh) * | 2021-07-09 | 2023-09-15 | 长鑫存储技术有限公司 | 晶圆测试结构及其制作方法、晶圆 |
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