KR20100013951A - 반도체 소자의 테스트 패턴 및 그의 제조 방법 - Google Patents

반도체 소자의 테스트 패턴 및 그의 제조 방법 Download PDF

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Abstract

본 발명은 활성영역, 활성영역의 양 단에 형성된 더미 활성영역들, 더미 활성영역들 사이에 형성된 소자 분리막, 활성영역의 좌측에 형성된 제1 게이트 패턴들 및 우측에 형성된 제2 게이트 패턴들, 활성영역에 형성된 접합영역을 포함하며, 제1 게이트 패턴들과 제2 게이트 패턴들은 활성영역 상에서 서로 격리된 반도체 소자의 테스트 패턴으로 이루어진다.
테스트 패턴, 게이트 패턴, 활성영역, 접합영역, 저항

Description

반도체 소자의 테스트 패턴 및 그의 제조 방법{Test pattern in semiconductor device and manufacturing method thereof}
본 발명은 반도체 소자의 테스트 패턴 및 그의 제조 방법에 관한 것으로, 특히 접합영역의 저항을 테스트하는 반도체 소자의 테스트 패턴 및 그의 제조 방법에 관한 것이다.
반도체 소자는 다수개의 트랜지스터(transistor)들을 포함한다. 트랜지스터는 게이트 전극(gate electrode) 및 소스(source), 드레인(drain)의 접합영역(junction)으로 이루어진다.
이 중에서, 접합영역(junction)은 트랜지스터뿐만 아니라 콘택 플러그(contact plug)를 통한 전기적 연결의 수단으로 사용되기도 한다.
이처럼, 접합영역의 저항(resistance)은 반도체 소자의 전기적 특성에 있어서 기본적이면서도 매우 중요한 요소이다. 이에 따라, 반도체 소자에 접합영역의 저항을 테스트하기 위한 테스트 패턴을 구비하는 것이 바람직하다.
테스트 패턴을 이용한 접합영역의 저항 테스트 방법은 활성영역의 양 끝단에 형성된 콘택 플러그를 통하여 전류를 인가하고, 이로부터 측정된 저항을 독출함으로써 테스트를 수행할 수 있다.
한편, 반도체 소자의 집적도가 증가함에 따라 접합영역의 저항을 테스트하기가 점차 어려워지고 있다. 예를 들면, 활성영역에 접합영역만 형성하고 게이트 패턴을 형성하지 않은 상태에서 저항을 테스트하는 경우, 셀 영역(cell region; 이하 RC)과 테스트 패턴(test pattern; 이하 TP) 간의 집적도 차이로 인하여 접합영역의 전기적 특성이 서로 달라질 수 있다. 또는, 테스트 패턴(TP)에서 활성영역의 상부에 셀 영역(RC)과 동일한 트랜지스터들(게이트 패턴)을 형성하는 경우, 트랜지스터들을 모두 턴 온(turn on) 시킨 후에 테스트해야 한다. 특히, 트랜지스터들의 하부에 형성되는 채널(channel) 저항이 포함되므로, 접합영역의 저항만을 측정하기 위해서는 채널 저항을 제외시켜야 한다. 하지만, 이 역시 반도체 소자의 집적도가 증가할수록 정확한 측정을 수행하기가 어려워지기 때문에 신뢰도가 저하될 수 있다.
본 발명이 해결하고자 하는 과제는, 테스트 패턴의 활성영역(active) 상에는 게이트 패턴을 형성하지 않고, 더미 활성영역(dummy active)이 형성된 영역 상에만 게이트 패턴을 형성함으로써, 저항 테스트의 신뢰도를 향상시킬 수 있다.
본 발명에 따른 반도체 소자의 테스트 패턴은, 활성영역을 포함한다. 활성영역의 양 단에 형성된 더미 활성영역들을 포함한다. 더미 활성영역들 사이에 형성된 소자 분리막을 포함한다. 활성영역의 좌측에 형성된 제1 게이트 패턴들 및 우측에 형성된 제2 게이트 패턴들을 포함한다. 활성영역에 형성된 접합영역을 포함하며, 제1 게이트 패턴들과 제2 게이트 패턴들은 활성영역 상에서 서로 격리된 반도체 소자의 테스트 패턴으로 이루어진다.
활성영역과 더미 활성영역들은 서로 평행하게 형성되며, 활성영역의 양 끝단에 각각 형성된 패드 활성영역을 더 포함한다.
각각의 패드 활성영역에 형성된 콘택 플러그를 더 포함하며, 제1 게이트 패턴들 및 제2 게이트 패턴들 각각은 셀 영역에 형성되는 게이트 패턴들의 폭 및 간격과 동일하게 형성된다.
접합영역은 활성영역에서 격리되는 부분 없이, 활성영역의 양 끝단에 걸쳐 하나로 형성된다.
본 발명에 따른 반도체 소자의 테스트 패턴 제조 방법은, 반도체 기판의 테스트 영역에 활성영역을 형성한다. 반도체 기판 상에 활성영역이 드러나도록 게이트 패턴을 형성한다. 활성영역을 포함한 노출된 반도체 기판에 접합영역을 형성하는 단계를 포함하는 반도체 소자의 테스트 패턴 제조 방법으로 이루어진다.
활성영역을 형성하는 단계는, 반도체 기판에 트렌치를 형성하여 활성영역 및 더미 활성영역을 구획한다. 트렌치의 내부에 소자 분리막을 형성하는 단계를 더 포함한다.
트렌치를 형성할 때, 더미 활성영역과 활성영역이 서로 격리되도록 형성한다.
게이트 패턴을 형성하는 단계는, 활성영역을 포함한 반도체 기판 상에 게이트 적층막을 형성한다. 게이트 적층막을 패터닝하여 게이트 패턴을 형성하는 단계를 포함한다.
게이트 패턴은 셀 영역에 형성되는 셀 게이트 패턴과 동일한 폭 및 간격으로 형성한다.
활성영역은 셀 영역에 형성되는 활성영역과 동일한 폭 및 간격으로 형성한다.
접합영역을 형성하는 단계 이후에, 활성영역의 양 단에 콘택 플러그를 형성하는 단계를 더 포함한다.
본 발명은, 테스트 패턴의 활성영역(active) 상에는 게이트 패턴을 형성하지 않고, 더미 활성영역(dummy active)이 형성된 영역 상에만 게이트 패턴을 형성함으로써, 저항 테스트의 신뢰도를 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 및 도 1b는 본 발명에 따른 반도체 소자의 테스트 패턴 및 그의 제조 방법을 설명하기 위한 평면도이다.
도 1a를 참조하면, 반도체 기판(100)의 테스트 패턴 영역에 트렌치를 형성하고, 트렌치의 내부에 절연막을 채워 소자 분리막(102)을 형성한다. 이때, 소자 분리막(102) 이외에 노출된 반도체 기판(100)은 활성영역(active)이 되며, 테스트가 실시될 활성영역(active; RA)과 여분의 더미 활성영역(dummy active; DA)로 구획될 수 있다. 예를 들어, 활성영역(RA) 및 더미 활성영역(DA)은 서로 평행하게 형성할 수 있으며, 더미 활성영역(DA) 각각은 활성영역(RA)과 서로 격리되도록 형성하는 것이 바람직하다. 특히, 테스트 패턴의 활성영역(RA)과 더미 활성영역(DA)의 폭 및 간격은 셀 영역(cell region)과 유사한 환경을 만들어주기 위하여(보다 정확한 테 스트 값을 측정하기 위하여) 셀 영역(cell region)에 형성하는 활성영역의 폭 및 간격과 동일하게 형성하는 것이 바람직하다.
또한, 활성영역(RA)의 양 단에는 후속 테스트 전압을 인가할 콘택 플러그(contact plug)를 형성하기에 충분한 넓이로 패드 활성영역(pad active)을 형성하는 것이 바람직하다.
도 1b를 참조하면, 테스트 패턴용 게이트 패턴들(110a 및 110b)을 형성한다. 게이트 패턴들(110a 및 110b)은 셀 영역(cell region)에 형성하는 게이트 패턴들과 동일한 폭(W) 및 간격(L)으로 형성하는 것이 바람직하다. 예를 들면, 게이트 패턴들(110a 및 110b)은 더미 활성영역(DA)과 서로 수직한 방향으로 형성하는 것이 바람직하다.
게이트 패턴들(110a 및 110b)은 셀 영역에 형성하는 메모리 셀 형성 공정과는 별도의 공정으로 형성할 수도 있으나, 바람직하게는, 공정의 시간 및 비용을 감소시키기 위하여 동시에 형성한다.
게이트 패턴들(110a 및 110b)은 배열상 활성영역(RA)을 중심으로 제1 게이트 패턴(110a) 및 제2 게이트 패턴(110b)으로 구분할 수 있다. 구체적으로 설명하면, 제1 게이트 패턴(110a)은 활성영역(RA)의 좌측에 형성하고, 제2 게이트 패턴(110b)은 활성영역(RA)의 우측에 형성할 수 있다. 즉, 제1 게이트 패턴(110a) 및 제2 게이트 패턴(110b)은 활성영역(RA)의 상부에서 서로 연결되지 않도록 형성하는 것이 바람직하다. 왜냐하면, 활성영역(RA)의 상부에서 제1 게이트 패턴(110a)과 제2 게이트 패턴(110b)이 서로 연결되면, 후속 접합영역(junction)의 형성 공정 시 접합 영역(junction) 이외에도 채널(channel)이 형성될 수 있기 때문이다. 그러면, 테스트 시, 접합영역의 저항 이외에도 채널의 저항이 포함되기 때문에 정확한 저항값을 테스트하기가 어려워질 수 있다. 또한, 채널이 형성되는 경우, 제1 게이트 패턴(110a) 및 제2 게이트 패턴(110b)을 턴 온(turn on) 해야하기 때문에 테스트 작업이 복잡해 질 수 있다. 이에 따라, 활성영역(RA)에 채널(channel)이 형성되지 않도록 제1 게이트 패턴(110a) 및 제2 게이트 패턴(110b)을 격리시키는 것이 바람직하다. 이를 위하여, 게이트 패턴들(110a 및 110b)은 활성영역(RA) 및 소자 분리막(102)을 포함한 반도체 기판(100) 상에 게이트 적층막(예컨대, 게이트 절연막, 제1 도전막, 유전체막, 제2 도전막 및 하드 마스크 패턴의 적층막)을 형성한 후, 활성영역(RA)이 드러나도록 패터닝 공정을 실시하여 형성할 수 있다.
이어서, 노출된 반도체 기판(100)에 접합영역(junction)을 형성하기 위한 이온주입 공정을 실시한다. 이때, 활성영역(RA)에는 양 끝단을 연결하는 접합영역(JR)이 형성된다. 활성영역(RA)의 양 끝단에 콘택 플러그(120)를 형성하고, 콘택 플러그(120)을 통하여 테스트 전압을 인가하여 접합영역(JR)의 저항을 측정할 수 있다.
상술한 바와 같이, 테스트 패턴을 셀 영역과 유사하게 형성하되, 테스트 대상이 되는 활성영역(RA)에는 게이트 패턴들(110a 및 100b)을 형성하지 않음으로써 채널(channel) 형성을 방지할 수 있다. 이에 따라, 접합영역(JR)에서의 저항 테스트의 신뢰도를 향상시킬 수 있으며, 반도체 소자의 전기적 특성을 더욱 정확하게 모니터링(monitoring)할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 및 도 1b는 본 발명에 따른 반도체 소자의 테스트 패턴 및 그의 제조 방법을 설명하기 위한 평면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 소자 분리 영역
110a, 110b : 게이트 패턴 120 : 콘택 플러그

Claims (13)

  1. 활성영역;
    상기 활성영역의 양 단에 형성된 더미 활성영역들;
    상기 더미 활성영역들 사이에 형성된 소자 분리막;
    상기 활성영역의 좌측에 형성된 제1 게이트 패턴들 및 우측에 형성된 제2 게이트 패턴들; 및
    상기 활성영역에 형성된 접합영역을 포함하며,
    상기 제1 게이트 패턴들과 상기 제2 게이트 패턴들은 상기 활성영역 상에서 서로 격리된 반도체 소자의 테스트 패턴.
  2. 제 1 항에 있어서,
    상기 활성영역과 상기 더미 활성영역들은 서로 평행하게 형성된 반도체 소자의 테스트 패턴.
  3. 제 1 항에 있어서,
    상기 활성영역의 양 끝단에 각각 형성된 패드 활성영역을 더 포함하는 반도체 소자의 테스트 패턴.
  4. 제 3 항에 있어서,
    각각의 상기 패드 활성영역에 형성된 콘택 플러그를 더 포함하는 반도체 소자의 테스트 패턴.
  5. 제 1 항에 있어서,
    상기 제1 게이트 패턴들 및 상기 제2 게이트 패턴들 각각은 셀 영역에 형성되는 게이트 패턴들의 폭 및 간격과 동일하게 형성된 반도체 소자의 테스트 패턴.
  6. 제 1 항에 있어서,
    상기 접합영역은 상기 활성영역에서 격리되는 부분 없이, 상기 활성영역의 양 끝단에 걸쳐 하나로 형성된 반도체 소자의 테스트 패턴.
  7. 반도체 기판의 테스트 영역에 활성영역을 형성하는 단계;
    상기 반도체 기판 상에 상기 활성영역이 드러나도록 게이트 패턴을 형성하는 단계; 및
    상기 활성영역을 포함한 노출된 상기 반도체 기판에 접합영역을 형성하는 단계를 포함하는 반도체 소자의 테스트 패턴 제조 방법.
  8. 제 7 항에 있어서, 상기 활성영역을 형성하는 단계는,
    상기 반도체 기판에 트렌치를 형성하여 상기 활성영역 및 더미 활성영역을 구획하는 단계; 및
    상기 트렌치의 내부에 소자 분리막을 형성하는 단계를 더 포함하는 반도체 소자의 테스트 패턴 제조 방법.
  9. 제 8 항에 있어서,
    상기 트렌치를 형성할 때, 상기 더미 활성영역과 상기 활성영역이 서로 격리되도록 형성하는 반도체 소자의 테스트 패턴 제조 방법.
  10. 제 7 항에 있어서, 상기 게이트 패턴을 형성하는 단계는,
    상기 활성영역을 포함한 상기 반도체 기판 상에 게이트 적층막을 형성하는 단계; 및
    상기 게이트 적층막을 패터닝하여 상기 게이트 패턴을 형성하는 단계를 포함하는 반도체 소자의 테스트 패턴 제조 방법.
  11. 제 7 항에 있어서,
    상기 게이트 패턴은 셀 영역에 형성되는 게이트 패턴과 동일한 폭 및 간격으로 형성하는 반도체 소자의 테스트 패턴 제조 방법.
  12. 제 7 항에 있어서,
    상기 활성영역은 셀 영역에 형성되는 활성영역과 동일한 폭 및 간격으로 형성하는 반도체 소자의 테스트 패턴 제조 방법.
  13. 제 7 항에 있어서, 상기 접합영역을 형성하는 단계 이후에,
    상기 활성영역의 양 단에 콘택 플러그를 형성하는 단계를 더 포함하는 반도체 소자의 테스트 패턴 제조 방법.
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* Cited by examiner, † Cited by third party
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KR101432882B1 (ko) * 2011-09-23 2014-08-26 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 테스트 구조

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