KR19980056119A

KR19980056119A - 반도체 장치의 teg 패턴의 검사방법

Info

Publication number: KR19980056119A
Application number: KR1019960075383A
Authority: KR
Inventors: 조상연
Original assignee: 김광호; 삼성전자 주식회사
Priority date: 1996-12-28
Filing date: 1996-12-28
Publication date: 1998-09-25

Abstract

TEG 패턴에 새로운 구조를 갖는 메모리 셀을 추가로 구성하여 단락의 원인인누설전류가 발생하는 영역을 간편하게 검사할 수 있는 반도체 장치 TEG 패턴 검사방법에 관하여 개시하고 있다. 이를 위하여 본 발명은, 테스트 웨이퍼의 TEG(Test Element Group) 패턴에 정상적인 공정을 진행하여 형성한 메모리 셀과, 비트라인을 연결하기 위한 콘택홀이 반도체 기판에 트랜치 형태로 형성된 추가된 메모리 셀을 형성하는 단계와, 상기 정상적인 메모리 셀과 추가된 메모리 셀을 전기적으로 특성 검사하여 단락(short)의 원인이 되는 누설전류가 발생하는 영역을 검사하는 단계를 구비하는 것을 특징으로 하는 TEG 패턴의 검사방법을 제공한다.

Description

반도체 장치의 TEG 패턴의 검사방법

본 발명은 TEG(Test Element Group) 패턴의 검사방법에 관한 것으로, 특히 TEG 패턴에 추가된 구조를 갖는 메모리 셀(Memory Cell)를 구성하여 단락의 원인인누설전류가 발생하는 영역을 간편하게 검사할 수 있는 반도체 장치 TEG 패턴 검사방법에 관한 것이다.

반도체 제조 공정에서 각 공정을 진행한 결과가 바람직한 것인가를 확인하기 위해 각 공정 결과물의 두께, 저항, 농도, 오염의 정도, 임계치수 및 소자의 전기적인 특성 등을 측정해야 하는데, 그 측정과정에서 소자 웨이퍼에 손상을 입히는 이유 때문에 공정 특성상 실제 웨이퍼를 대상으로 모니터링을 할 수 없는 경우가 있다. 이러한 경우에는 소자 웨이퍼의 특정 부분이나, 별도의 블랭크(blank) 웨이퍼에 TEG(Test Element Group)라는 패턴을 형성하여 실제 소자 웨이퍼에 행하는 공정을 똑같이 수행한 후에, TEG 패턴을 측정하여 해당 공정을 평가한다. 이러한 웨이퍼를 통상 모니터 웨이퍼 또는 테스트 웨이퍼라고 한다.

메모리 소자를 개발하는데 있어서는 여러 가지 중요한 TEG 패턴들이 있지만, 그 중에서 가장 중요한 것은 디펙트 셀 어레이(Defect Cell Array)라 불리는 실제 메모리 셀과 동일한 조건으로 만들어 놓은 TEG 패턴이다. 이러한 TEG 패턴은 실제 소자 웨이퍼의 메모리 셀과 구조가 동일하며, 각각의 도전층을 외부로 연결하여 내부에서 발생하는 단락(Short), 개방(open) 결함을 확인하기 위한 것으로 디자인 룰(Design Rule)이 변경되거나, 메모리 셀을 구성하는 재질이 새롭게 변경될 경우에는 TEG 패턴의 저항이나 커패시턴스(Capacitance) 등을 측정하여 공정의 신뢰성, 안정성 및 공정마진 등을 평가한다.

도 1 내지 도 5는 종래기술에 있어서의 반도체 장치 TEG 패턴 검사방법 및 그 문제점을 설명하기 위하여 도시한 도면들이다.

도 1은 종래에 있어서의 TEG 패턴의 디펙트 셀 어레이(Defect Cell Array)를 도시한 단면도이다.

도 1을 참조하면, 반도체 기판(1)에 트랜치에 의한 소자분리 공정을 진행하여 필드산화막(2)을 형성한다. 연속해서 상기 소자분리 공정에 의하여 형성된 활성영역에 게이트 산화막(5)을 형성하고 게이트 전극인 워드라인 패턴(5)을 구성한다. 상기 워드라인 패턴(5)을 형성하면서 발생한 단차를 평탄화시키는 제1 절연층(7)을 워드라인 패턴(5)의 상부에 적층하고 에치백(etch) 공정을 진행하여 표면을 평탄화 한다. 연속해서, 상기 제1 절연층(7)에 사진, 식각공정을 수행하여 제1 콘택홀을 형성하고 도전층을 증착하여 패터닝함으로써 도전패턴(9)을 형성한다. 상기 도전패턴(9)의 상부에 제2 절연층(11)을 적층하고, 사진 및 식각공정을 진행하여 비트라인 패턴(13)을 연결시키기 위한 제2 콘택홀을 형성한다. 계속해서, 상기 제2 콘택홀을 매몰하는 도전층을 적층하고 패터닝하여 비트라인 패턴(13)을 형성하는 단계를 구비하여 만들어진 TEG 패턴의 디펙트 셀 어레이(Defect Cell Array)의 단면도이다. 이러한 TEG 패턴을 전기적으로 검사를 하면 가끔, 비트라인(13)과 워드라인(5)의 단락결함이 발생되는데 이것은 주로 제1 콘택홀에 미스얼라인(Misalign)이 발생할 때가 한가지 원인이고, 다음은 트랜치에 의해 형성된 필드산화막(2)과 활성영역의 경계면에서 게이트 산화막(3)이 얇아져서 누설전류가 발생하는 것이 또 하나의 주요원인이다.

도 2는 제1 콘택홀의 미스얼라인에 의해 TEG 패턴의 디펙트 셀 어레이(Defect Cell Array)에서 비트라인(13)과 워드라인(5)의 단락결함이 발생한 것을 보여주는 단면도이다. 제1 콘택홀을 매몰하는 도전패턴(9)이 우측으로 미스얼라인이 발생하여 워드라인 패턴(5)과 비트라인(13)이 단락(Short)된 것을 알 수 있다.

도 3은 상기 도 1의 평면도로서 반도체 기판 상에 활성영역(14)이 정의되어 있고, 게이트 전극인 워드라인 패턴(5)과 제1, 2콘택홀과 비트라인 패턴(13)을 형성하였을 때의 평면도이다.

도 4는 도 3의 4-4'의 절단면을 보여주는 단면도로, TEG 패턴의 디펙트 셀 어레이(Defect Cell Array)에서 트랜치 소자분리 공정에 의해 형성된 필드산화막(2)과 활성영역의 경계면(15)에서 게이트 산화막(3)이 얇아져 누설전류가 발생함으로써 비트라인(13)과 워드라인(5)의 단락결함이 발생한 것을 보여주는 단면도이다. 참조부호 17은 누설전류가 흐르는 경로를 표시한 것이다.

도 5는 도 4의 트랜치에 의해 형성된 필드산화막(2)과 활성영역의 경계면(15)을 확대한 확대도이다. 상세히 설명하면, 트랜치 소자분리(Trench isolation)에 의해 형성된 필드산화막(2)과 활성영역의 경계면(15)에서 게이트 산화막(3)이 성장시에 다른 활성영역보다 얇게 형성된다. 상술한 필드산화막(2)과 활성영역의 경계면(15)으로 반도체 소자가 작동할 때 전하가 집중되어서 전계(17)가 강해지게 된다. 이러한 현상에 의해 누설전류가 발생하여 워드라인 패턴(5)과 비트라인 패턴(13)의 단락 결함이 발생하게 되는 것이다.

상술한 종래기술에 있어서의 문제점은, TEG 패턴의 디펙트 셀 어레이(Defect Cell Array) 전기적인 특성 검사에서 비트라인(13)과 워드라인(5)의 단락결함이 발생하였을 때, 그 원인을 간편하게 파악할 수 있는 방법이 미비하다는 것이다.

본 발명이 이루고자 하는 기술적 과제는 TEG 패턴에 새로운 구조를 갖는 메모리 셀을 추가로 구성하여 단락의 원인인누설전류가 발생하는 영역을 간편하게 검사할 수 있는 반도체 장치 TEG 패턴 검사방법을 제공하는데 있다.

도 6 및 도 7은 본 발명을 실시예에 의한 반도체 장치의 TEG 패턴의 검사방법을 설명하기 위하여 도시한 도면들이다.

*도면의 주요 부호에 대한 설명*

100: 반도체 기판, 102: 워드라인 패턴,

104: 비트라인 패턴,106: 제1 콘택홀,

108: 제2 콘택홀,110: 제1 절연막,

112: 도전패턴,114: 제2 절연막.

상기의 기술적 과제를 달성하기 위하여 본 발명은, 테스트 웨이퍼의 TEG(Test Element Group) 패턴에 정상적인 공정을 진행하여 형성한 메모리 셀과, 비트라인을 연결하기 위한 콘택홀이 반도체 기판의 소정영역에 트랜치 형태로 구성된 추가된 메모리 셀을 형성하는 단계와, 상기 정상적인 메모리 셀과 추가된 메모리 셀을 전기적으로 특성 검사하여 단락(short)의 원인이 되는 누설전류가 발생하는 영역을 검사하는 단계를 구비하는 것을 특징으로 하는 TEG 패턴의 검사방법을 제공한다.

본 발명의 바람직한 실시예에 의하면, 상기 추가로 형성된 메모리 셀은 워드라인(word line)이 형성된 반도체 기판의 소정영역에 트랜치 형태로 형성된 제1 콘택홀과, 상기 제1 콘택홀의 상부에 제2 콘택홀을 포함하고, 상기 제2 콘택홀과 연결된 비트라인(bit line)을 갖는 것이 적합하다.

본 발명에 따르면, TEG 패턴에 새로운 구조를 갖는 메모리 셀을 추가로 구성하여 단락의 원인인누설전류가 발생하는 영역을 간편하게 검사할 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.

도 6은, 종래기술에 의한 테스트 웨이퍼의 TEG 패턴에 정상적인 공정을 진행하여 형성한 메모리 셀에 추가되는 본 발명의 실시예에 의한 메모리 셀을 도시한 평면도이다.

도 6을 참조하면, 종래기술에 있어서 문제점이였던 필드산화막과 활성영역의 경계면에서 게이트 산화막의 두께가 얇아져서 발생하는 워드라인과 비트라인간의 누설전류의 영향을 배제할 수 있도록 본 발명에 의해 추가된 메모리 셀로서, 반도체 기판(100)에 워드라인 패턴(102)을 형성하고, 활성영역이 아닌 영역에서 상기 워드라인 패턴(102)과 비트라인 패턴(104)을 접속시키기 위한 제1 콘택홀(106)과 제2 콘택홀(108)을 접속하였을 때의 평면도이다. 여기서, 제1 콘택홀(106)을 활성영역이 아닌 지역에서 형성하여 활성영역과 필드산화막의 경계면에서 얇아진 게이트 산화막을 통하여 흐르는 누설전류를 효과적으로 방지할 수 있다.

도 7을 참조하면, 도6의 평면도를 7-7' 방향으로 절단하였을 때의 단면도이다. 상세히 설명하면, 하부구조가 형성된 반도체 기판(100)에 워드라인 패턴(102)을 형성하고 제1 절연막(110)을 증착한다. 이어서, 상기 제1 절연막(110)에 사진, 식각공정을 수행하여 반도체 기판(100)의 소정영역을 트랜치한 형태로 제1 콘택홀(106)을 형성한다. 상기 제1 콘택홀(106)이 형성된 결과물의 전면에 제1 콘택홀(106)을 매몰하는 도전층을 적층한 후에 패터닝하여 도전패턴(112)을 형성한다. 상기 도전패턴(112)의 상부에 제2 절연막(114)을 형성하고 사진 및 식각공정을 진행하여 제2 콘택홀(108)을 형성한다. 상기 제2 콘택홀(108)을 매몰하는 도전층을 적층한 후에 패터닝하여 비트라인 패턴(104)을 형성하는 단계를 구비하여 구성된 추가된 메모리 셀의 단면도이다. 여기서, 제1 콘택홀(106)이 활성영역이 아닌 반도체 기판의 소정영역을 식각하여 트랜치 형태로 형성함으로써 필드산화막과 활성영역의 경계면에서 게이트 산화막이 얇아져서 발생하는 누설전류에 의한 비트라인 패턴(104)과 워드라인 패턴(102)의 단락결함을 효과적으로 방지할 수 있다.

결국, 종래 기술에 있어서의 디펙트 셀 어레이(Defect Cell Array)와 상술한 본 발명에 의한 추가된 메모리 셀을 TEG 패턴에 동시에 갖추고 있으면, 전기적인 특성검사에서 단락결함이 발생하면 그 원인을 쉽고 간편하게 검증하는 것이 가능하다. 구체적으로 설명하면, TEG 패턴의 전기적인 특성검사에서 단락결함이 발생할 경우에는 두 개의 메모리 셀의 전기적인 특성결과를 재검증함으로써 워드라인 패턴과 비트라인 패턴의 단락결함이 제1 콘택홀의 미스얼라인에 의하여 발생하였는지, 아니면 트랜치 격리된 필드산화막과 활성영역의 경계면에서 게이트 산화막이 얇아져서 발생하였는지 쉽게 구분할 수 있다.

본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.

따라서, 상술한 본 발명에 따르면, TEG 패턴에 새로운 구조를 갖는 메모리 셀을 추가로 구성하여 단락의 원인인누설전류가 발생하는 영역을 간편하게 검사할 수 있는 반도체 장치의 TEG 패턴의 검사방법을 구현할 수 있다.

Claims

테스트 웨이퍼의 TEG(Test Element Group) 패턴에 정상적인 공정을 진행하여 형성한 메모리 셀과, 비트라인을 연결하기 위한 콘택홀이 반도체 기판에 트랜치 형태로 구성된 추가된 메모리 셀을 형성하는 단계;

상기 정상적인 메모리 셀과 추가된 메모리 셀을 전기적으로 특성 검사하여 단락(short)의 원인인 누설전류가 발생하는 영역을 검사하는 단계를 구비하는 것을 특징으로 하는 TEG 패턴의 검사방법.
제1항에 있어서, 상기 추가로 형성된 메모리 셀은 워드라인(word line)이 형성된 반도체 기판의 소정영역에 트랜치 형태로 형성된 제1 콘택홀과, 상기 제1 콘택홀의 상부에 제2 콘택홀을 포함하고, 상기 제2 콘택홀과 연결된 비트라인(bit line)을 갖는 것을 특징으로 하는 TEG 패턴의 검사방법.