KR100524458B1 - 반도체 소자의 테스트 패턴 - Google Patents

반도체 소자의 테스트 패턴 Download PDF

Info

Publication number
KR100524458B1
KR100524458B1 KR1019980025649A KR19980025649A KR100524458B1 KR 100524458 B1 KR100524458 B1 KR 100524458B1 KR 1019980025649 A KR1019980025649 A KR 1019980025649A KR 19980025649 A KR19980025649 A KR 19980025649A KR 100524458 B1 KR100524458 B1 KR 100524458B1
Authority
KR
South Korea
Prior art keywords
conductive layer
contact hole
hole
layer
test pattern
Prior art date
Application number
KR1019980025649A
Other languages
English (en)
Other versions
KR20000004219A (ko
Inventor
이희열
신영기
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1019980025649A priority Critical patent/KR100524458B1/ko
Publication of KR20000004219A publication Critical patent/KR20000004219A/ko
Application granted granted Critical
Publication of KR100524458B1 publication Critical patent/KR100524458B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

1. 청구 범위에 기재된 발명이 속하는 기술 분야
본 발명은 반도체 소자의 테스트 패턴에 관한 것임.
2. 발명이 해결하고자 하는 기술적 과제
하부 금속층을 콘택 홀을 통하여 상부 금속층과 접속하고자할 때, 콘택 홀 및 상부 금속층을 정의하는 과정에서 크기의 증가/감소로 인하여 콘택 홀과 금속층이 완전히 중첩되지 않거나 오정렬되는 경우 이를 검증하기 위함.
3. 발명의 해결 방법의 요지
웨이퍼의 스크라이브라인 영역에 하부 도전층과 동일한 물질로 형성된 평판형의 하부 플레이트와, 하부 도전층 및 하부 플레이트를 포함한 전체 구조상에 층간 절연막을 형성한 후 하부 도전층의 일부가 노출되는 콘택 홀 형성 공정시 하부 플레이트의 일부가 노출되도록 형성되는 하나 이상의 홀과, 콘택 홀 매립 공정시 홀 내부에 형성하는 플러그와, 하부 도전층과 전기적으로 연결되는 상부 도전층 형성시 플러그 주변의 층간 절연막 상에 격자형으로 형성된 상부 플레이트로 구성되는 반도체 소자의 테스트 패턴을 이용하여 소자의 중첩 마진 및 오정렬 현상을 전기적으로 검증할 수 있음

Description

반도체 소자의 테스트 패턴
본 발명은 반도체 소자의 테스트 패턴에 관한 것으로, 특히 소자간 접속을 위해 사용되는 콘택 홀과 상부 도전층과의 중첩 마진 및 오정렬 현상을 전기적으로 정확히 판단할 수 있는 반도체 소자의 테스트 패턴에 관한 것이다.
반도체 소자가 고집적화됨에 따라 소자간 접속을 위해 사용되는 콘택 홀 및 관련 영역의 크기를 작게 형성하는 것이 중요한 문제가 되고 있으며, 이를 위하여 텅스텐 플러그를 사용하여 콘택 홀의 크기를 감소시키고 있고 중첩 마진 역시 감소시키고 있는 추세에 있다.
도 1(a) 및 1(b)는 콘택 홀과 상부 도전층간의 정렬을 설명하기 위해 도시한 소자의 레이아웃도 및 단면도이다.
도 1(a)에 도시된 바와 같이 게이트, 접합 영역 또는 웰(well) 영역 등(도시되지 않음)의 하부 도전층은 콘택 홀(11)을 통하여 상부 도전층, 예를 들어 금속층(12)과 접속되며, 콘택 홀(11)과 금속층(12)은 완전하게 중첩되어야 한다.
이러한 형상은 도 1(b)에 도시한 단면도를 통하여 형성할 수 있는데, 하부 구조가 형성된 기판(도시되지 않음) 상부에 게이트, 접합 영역 또는 웰 영역 중 어느 하나로 되는 하부 도전층(10)을 구성하고 그 상부에 층간 절연막으로써의 산화막(13)을 형성한 후, 콘택 마스크를 이용하여 콘택 홀(11)을 형성한다. 이후, 상부 도전층을 형성하는데, 예를 들어 전체 구조 상부에 알루미늄(Al)과 같은 금속을 증착한 후 패터닝하여 금속층(12)을 형성한다. 이때, 콘택 홀(11)과 그 상부에 형성되는 금속층(12)이 도 1(b)에 도시된 것과 같이 완전하게 중첩되어야 도 1(a)와 같은 레이아웃을 얻을 수 있다.
그런데, 콘택 홀 및 금속층을 형성하는 과정에서 크기의 증가 및 감소(gain/loss) 현상이 발생하여 콘택 홀과 금속층이 완전히 중첩되지 않는 문제가 발생하게 된다. 이러한 경우의 문제점을 도 2(a) 및 2(b)를 참조하여 설명하면 다음과 같다.
도 2(a) 및 2(b)는 종래 콘택 홀과 금속층의 오정렬 문제점을 설명하기 위해 도시한 소자의 레이아웃도이다.
도 2(a)에 도시된 바와 같이, 콘택 홀(21)과 상부 도전층, 예를 들어 금속층(22)이 완전히 중첩되지 않게 되면 콘택 저항이 증가되어 전기적 스트레스 및 열적 스트레스가 증가하게 된다.
또한 도 2(b)에 도시된 바와 같이, 콘택 홀(23)과 상부 도전층, 예를 들어 금속층(25)과의 정렬 과정에서 오정렬(mis-align)이 발생하면 금속층(25)이 인접 콘택 홀(24)에 중첩되는 현상이 발생하게 된다.
이와 같은 현상은 중첩 마진을 크게 확보하면 해결할 수 있지만 서브-쿼터 사이즈 디바이스(Sub-quarter size device)에 적합하지 않은 문제점이 있다.
따라서, 본 발명은 웨이퍼의 스크라이브라인 영역에 형성된 하부 플래이트와 상부 플래이트와의 사이에 전류흐름이 발생하는지의 여부에 따라 소자의 오정렬 여부를 전기적으로 검증할 수 있고, 하부 플래이트에 연결되어 형성되는 콘택 홀과 상부 플래이트 사이의 거리를 이용하여 소자의 중첩도를 측정할 수 있는 반도체 소자의 테스트 패턴을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 테스트 패턴은 반도체 소자의 제조 공정 중 소자 영역에 하부 도전층 형성 공정시, 상기 하부 도전층과 동일한 도전성 물질로 웨이퍼의 스크라이브 라인 영역에 평판형으로 형성된 하부 플레이트와, 상기 하부 도전층 및 상기 하부 플레이트를 포함한 전체 구조 상에 층간 절연막을 형성한 후, 상기 하부 도전층의 일부가 노출되는 콘택 홀 형성 공정시, 상기 하부 플레이트 상에 형성된 적어도 하나의 홀과, 상기 하부 도전층 상의 콘택 홀 금속 매립 공정시, 상기 하부 플레이트 상의 홀 내에 형성된 플러그와, 상기 하부 도전층과 전기적으로 연결되는 상부 도전층 형성 공정시, 상기 상부 도전층과 동일한 도전성 물질로 상기 플러그 주변의 상기 층간 절연막 상에 격자형으로 형성된 상부 플레이트로 구성되며, 상기 하부 플레이트와 상기 상부 플레이트 간의 전기적 측정을 통해 상기 소자 영역의 콘택 홀과 상기 상부 도전층 간의 중첩 오차 및 오정렬을 검증하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3(a) 및 3(c)는 본 발명의 제 1 실시예에 따른 반도체 소자의 테스트 패턴을 설명하기 위한 소자의 단면도 및 레이아웃도로서, 테스트 패턴이 형성되는 스크라이브라인 영역(B)의 하부 플래이트가 게이트이고 상부 플래이트가 금속층인 경우의 예이다.
도 3(a)에 도시된 바와 같이, 소자영역(A)의 하부구조가 형성된 기판(30) 상부에 폴리실리콘 및 폴리사이드 중 어느 하나를 하부 도전층으로써 증착한 후 게이트 마스크로 패터닝하여 하부 도전층(31)을 형성한다. 이때, 스크라이브라인의 기판(30B) 상에 하부 도전층과 같은 물질로 된 하부 플래이트(31B)가 동시에 형성된다. 이후, 하부 도전층(31) 및 하부 플래이트(31B)를 포함한 전체구조 상부에 층간 절연막(32)을 증착한 후 콘택 마스크를 이용한 식각 공정으로 콘택 홀(33)을 형성한다. 이와 같이 콘택 홀(33)을 형성할 때, 하나의 마스크를 이용하여 스크라이브라인 영역(B)의 하부 플래이트(31B)의 일부를 노출시켜 적어도 하나의 홀(33B)이 형성되도록 한다. 다음에, 콘택 홀(33) 및 홀(33B)을 포함한 전체 구조 상부에 텅스텐과 같은 금속을 증착하여 콘택 홀(33) 및 홀(33B)을 매립한 후 전면(blanket) 건식 식각을 실시하여 콘택 홀(33) 및 홀(33B) 내부에만 텅스텐이 잔류되도록 하므로써 금속 플러그를 형성한다. 여기에서, 전체 구조 상부면에 증착되는 텅스텐의 두께는 콘택 홀(33) 및 홀(33B) 폭의 1/2 이상이 되도록 하며, 전면 건식 식각시 증착된 텅스텐의 두께만큼 식각하면 콘택 홀(33) 내부에만 텅스텐이 잔류하게 된다. 이후, 소자영역(A) 및 스크라이브라인 영역(B) 상부에 상부 도전층으로써의 금속층을 형성하고 소정의 마스크를 사용하여 상부 도전층(34)을 정의한다. 이때, 스크라이브라인 영역(B)의 금속층은 홀(33B)을 매립하여 형성한 플러그 주변의 층간 절연막 상에 격자형의 상부 플래이트(34B)가 되도록 패터닝한다. 여기에서, 상부 도전층(34) 및 상부 플래이트(34B)는 알루미늄(Al), 구리(Cu), 코발트(Co) 및 몰리브덴(Mo) 중 어느 하나로 형성된다.
이와 같은 공정을 통하여, 소자 영역(A)의 상부 도전층(34)은 텅스텐이 매립된 콘택 홀(33)을 통하여 하부 도전층(31)과 접속된다. 반면, 스크라이브 라인 영역(B)의 상부 플래이트(34B)는 홀(33)과 중첩되지 않도록 형성되어 소자영역(A)의 정렬상태가 양호한 경우 스크라브라인 영역(B)의 상부 플래이트(34B)와 하부 플래이트(31B) 간에는 전류흐름이 일어나지 않게 된다.
도 3(b)는 도 3(a)에 나타낸 스크라이브라인 영역(B)의 레이아웃도이다.
도시된 바와 같이, 홀(33B)은 하부플래이트(31B)로 연결되어 있고, 상부플래이트(34B)는 홀(33B) 사이에 위치하도록 격자형으로 정의된다.
도 3(c)는 도 3(b)에 나타낸 테스트 패턴(35)을 (N, n)어레이로 배열한 구조를 나타낸다. 도시된 바와 같이, 격자형으로 존재하는 상부 플래이트(34B) 중앙에 홀(33)이 위치하게 되며 하부 플래이트(31B)는 어레이 전체에 형성되어 있다. 이때, 홀(33B)과 상부 플래이트(34B) 사이의 거리에 의해 중첩도를 측정할 수 있다.
또한, 홀(33B)과 상부 플래이트(34B)사이의 거리가 짧은 경우 즉, 중첩값이 작은 경우나 홀(33B)과 상부 플래이트(34B)가 오정렬된 경우에는 홀(33B)과 상부 플래이트(34B)가 중첩되게 되어 하부 플래이트(31B)와 상부 플래이트(34B) 사이에 전류 패스가 형성된다. 이와 같이 테스트 패턴의 하부 플래이트(31B)와 상부 플래이트(34B) 간에 전류패스가 형성되는 경우에는 소자가 오정렬된 것으로 판단하여 실패(fail) 처리하고, 게이트와 금속층 간에 전류패스가 형성되지 않은 경우에는 소자의 정렬 상태가 양호한 것으로 판단하여 패스(pass)처리한다.
도 4(a) 및 4(b)는 본 발명의 제 2 실시예에 따른 반도체 소자의 테스트 패턴을 설명하기 위한 소자의 단면도 및 레이아웃도로서, 스크라이브라인 영역(B)의 하부 플래이트가 접합 영역이고 상부 플래이트가 금속층인 경우의 예이다.
도 4(a)에 도시된 바와 같이, 소자영역(A) 및 스크라이브라인 영역(B)의 하부 기판(40 및 40B)에 필드 산화막(41 및 41B)을 형성하여 활성 영역과 필드 영역을 확정한다. 이후, 소자영역(A)의 기판(40) 상에 산화막 및 폴리실리콘 또는 폴리사이드를 형성한 후 패터닝하여 소자 영역(A)에 게이트 산화막(42) 및 하부 도전층(43)을 형성한다. 이후 비소(As), 인(P) 및 BF2 중 어느 하나를 이용하여 이온 주입 공정을 실시하는데, 이에 의해 소자영역(A)의 기판(40) 중에 소오스(S), 드레인(D) 영역이 형성되고, 스크라이브라인 영역(B)의 기판(40B) 중에 접합 영역이 형성되어 하부 플래이트(47)로 사용된다.
다음에, 하부 도전층(43) 및 하부 플래이트(47)를 포함한 전체 구조 상부에 층간 절연막(44)을 형성한 후 콘택 마스크를 이용한 식각 공정으로 하부 도전층(43)의 일부를 노출시켜 콘택 홀(45)을 형성하고, 동시에 하부 플래이트(47)의 일부를 노출시켜 적어도 하나 이상의 홀(45B)을 형성한다. 이후, 전체 구조 상부에 텅스텐과 같은 금속을 증착하여 콘택 홀(45) 및 홀(45B)을 매립한 후 전면(blanket) 건식 식각을 실시하여 콘택 홀(45) 및 홀(45B) 내부에만 텅스텐이 잔류되도록 하므로써 금속 플러그를 형성한다. 여기에서, 전체 구조 상부면에 증착되는 텅스텐의 두께는 콘택 홀(45) 및 홀(45B) 폭의 1/2 이상이 되도록 하며, 전면 건식 식각시 증착된 텅스텐의 두께만큼 식각하면 콘택 홀(45) 및 홀(45B) 내부에만 텅스텐이 잔류하게 된다. 이후, 전체 구조 상부에 금속을 증착하고 소정의 마스크를 사용하여 상부 도전층인 상부 도전층(46)을 형성한다. 한편, 이 공정을 통하여 스크라이브라인 영역(B)의 층간 절연막 상의 금속 플러그 주변에 격자형의 상부 플래이트(46B)가 형성된다. 여기에서, 상부 도전층(46) 및 상부 플래이트(46B)는 알루미늄(Al), 구리(Cu), 코발트(Co) 및 몰리브덴(Mo) 중 어느 하나로 형성된다.
도 4(b)는 이러한 과정에 의해 테스트 패턴이 형성된 스크라이브라인 영역(B)의 레이아웃도이다. 도시된 바와 같이, 홀(45B)은 접합 영역인 하부 플래이트(47)로 연결되어 있고 금속층인 상부 플래이트(46B)는 홀(45B)과 중첩되지 않게 격자형으로 형성되어 있다.
도 5(a) 및 5(b)는 본 발명의 제 3 실시예에 따른 반도체 소자의 테스트 패턴을 설명하기 위한 소자의 단면도 및 레이아웃도로서, 스크라이브라인 영역(B)의 하부 플래이트가 접합 영역이고 상부 플래이트가 폴리실리콘인 경우의 예이다.
도 5(a)에 도시된 바와 같이, 소자영역(A) 및 스크라이브라인 영역(B)의 하부 기판(50 및 50B)에 필드 산화막(51 및 51B)을 형성하여 활성 영역과 필드 영역을 확정한다. 이후, 소자영역(A)에 산화막 및 폴리실리콘 또는 폴리사이드를 형성한 후 패터닝하여 소자 영역(A)에 게이트 산화막(52) 및 하부 도전층(53)를 형성한다. 이후, 비소(As), 인(P) 및 BF2 중 어느 하나를 이용하여 이온 주입 공정을 실시하는데, 이에 의하여 소자영역(A)에 소오스(S), 드레인(D) 영역이 형성되고 스크라이브라인 영역(B)에 접합 영역이 형성되어 하부 플래이트(57)가 된다. 다음에, 하부 도전층(53) 및 하부 플래이트(57)를 포함한 전체 구조 상부에 층간 절연막(54)을 형성한 후 콘택 마스크를 이용한 식각 공정으로 콘택 홀(55)을 형성하고, 동시에 하부 플래이트(47)의 일부를 노출시켜 적어도 하나 이상의 홀(55B)을 형성한다. 이후, 전체 구조 상부에 폴리실리콘을 증착하여 콘택 홀(55)을 매립한 후 전면(blanket) 건식 식각을 실시하여 콘택 홀(55) 및 홀(55B) 내부에만 폴리실리콘이 잔류되도록 하므로써 폴리실리콘 플러그를 형성한다. 여기에서, 전체 구조 상부면에 증착되는 폴리실리콘의 두께는 콘택 홀(55) 및 홀(55B) 폭의 1/2 이상이 되도록 하며, 전면 건식 식각시 증착된 폴리실리콘의 두께만큼 식각하면 콘택 홀(55) 및 홀(55B) 내부에만 폴리실리콘이 잔류하게 된다. 이후, 전체 구조 상부에 폴리실리콘을 증착하고 소정의 마스크를 사용하여 패터닝하므로써 하부 도전층(56)이 형성되는 한편, 스크라이브라인 영역(B)의 층간 절연막 상의 금속 플러그 주변에 격자형의 상부 플래이트(56B)가 형성된다. 여기에서, 폴리실리콘 대신 폴리사이드를 사용하는 것도 가능하다.
도 5(b)는 이러한 과정에 의해 테스트 패턴이 형성된 스크라이브라인 영역(B)의 레이아웃도이다. 도시된 바와 같이, 홀(55B)은 접합 영역인 하부 플래이트(53B)으로 연결되어 있고 폴리실리콘 패턴인 상부 플래이트(56B)는 홀(55B)과 중첩되지 않게 격자형으로 형성되어 있다.
도 6(a) 및 6(b)는 본 발명의 제 4 실시예에 따른 반도체 소자의 테스트 패턴을 설명하기 위한 소자의 단면도 및 레이아웃도로서, 스크라이브라인 영역(B)의 하부 플래이트 및 상부 플래이트가 모두 폴리실리콘인 경우의 예이다.
도 6(a)에 도시된 바와 같이, 소자영역(A)의 하부구조가 형성된 기판(60) 상부에 폴리실리콘 및 폴리사이드 중 어느 하나를 하부 도전층으로써 증착한 후 게이트 마스크로 패터닝하여 하부 도전층(61)를 형성한다. 이때, 스크라이브 라인의 기판(60B) 상에 하부 도전층과 같은 물질로 된 하부 플래이트(61B)가 동시에 형성된다. 이후, 하부 도전층(61) 및 하부 플래이트(61B)를 포함한 전체구조 상부에 층간 절연막(62)을 증착한 후 콘택 마스크를 이용한 식각 공정으로 콘택 홀(63)을 형성한다. 이와 같이 콘택 홀(63)을 형성할 때, 하나의 마스크를 이용하여 스크라이브라인 영역(B)의 하부 플래이트(61B)의 일부를 노출시켜 적어도 하나의 홀(63B)이 형성되도록 한다. 다음에, 콘택 홀(63) 및 홀(63B)을 포함한 전체 구조 상부에 폴리실리콘을 증착하여 콘택 홀(63) 및 홀(63B)을 매립한 후 전면(blanket) 건식 식각을 실시하여 콘택 홀(63) 및 홀(63B) 내부에만 폴리실리콘이 잔류되도록 하므로써 플러그를 형성한다. 여기에서, 전체 구조 상부면에 증착되는 폴리실리콘의 두께는 콘택 홀(63) 및 홀(63B) 폭의 1/2 이상이 되도록 하며, 전면 건식 식각시 증착된 폴리실리콘의 두께만큼 식각하면 콘택 홀(63) 내부에만 폴리실리콘이 잔류하게 된다. 이후, 소자영역(A) 및 스크라이브라인 영역(B) 상부에 상부 도전층으로써의 폴리실리콘층을 형성하고 소정의 마스크를 사용하여 상부 도전층(64)을 형성한다. 이때, 스크라이브라인 영역(B)의 폴리실리콘층은 홀(63B)을 매립하여 형성한 플러그 주변의 층간 절연막 상에 격자형의 상부 플래이트(64B)가 되도록 패터닝한다. 여기에서, 폴리실리콘 대신 폴리사이드를 사용할 수도 있다.
도 6(b)는 이러한 과정에 의해 테스트 패턴이 형성된 스크라이브라인 영역(B)의 레이아웃도이다. 도시된 바와 같이, 홀(63B)은 폴리실리콘 패턴인 하부 플래이트(61B)로 연결되어 있고 역시 폴리실리콘 패턴인 상부 플래이트(64B)는 홀(63B)과 중첩되지 않게 격자형으로 형성되어 있다.
도 7(a) 및 7(b)는 본 발명의 제 5 실시예에 따른 반도체 소자의 테스트 패턴을 설명하기 위한 소자의 단면도 및 레이아웃도로서, 스크라이브라인 영역(B)의 하부 플래이트 및 상부 플래이트가 모두 금속층인 경우의 예이다.
도 7(a)에 도시된 바와 같이, 소자영역(A)의 하부구조가 형성된 기판(70) 상부에 도전층으로써 금속을 증착한 후 게이트 마스크로 패터닝하여 하부 도전층(71) 패턴을 형성한다. 이때, 스크라이브 라인의 기판(70B) 상에 하부 도전층과 같은 물질로 된 하부 플래이트(71B)가 동시에 형성된다. 이후, 하부 도전층(71) 및 하부 플래이트(71B)를 포함한 전체구조 상부에 층간 절연막(72)을 증착한 후 콘택 마스크를 이용한 식각 공정으로 콘택 홀(73)을 형성한다. 이와 같이 콘택 홀(73)을 형성할 때, 하나의 마스크를 이용하여 스크라이브라인 영역(B)의 하부 플래이트(71B)의 일부를 노출시켜 적어도 하나의 홀(73B)이 형성되도록 한다. 다음에, 콘택 홀(73) 및 홀(73B)을 포함한 전체 구조 상부에 폴리실리콘을 증착하여 콘택 홀(73) 및 홀(73B)을 매립한 후 전면(blanket) 건식 식각을 실시하여 콘택 홀(73) 및 홀(73B) 내부에만 폴리실리콘이 잔류되도록 하므로써 플러그를 형성한다. 여기에서, 전체 구조 상부면에 증착되는 폴리실리콘의 두께는 콘택 홀(73) 및 홀(73B) 폭의 1/2 이상이 되도록 하며, 전면 건식 식각시 증착된 폴리실리콘의 두께만큼 식각하면 콘택 홀(73) 내부에만 폴리실리콘이 잔류하게 된다. 이후, 소자영역(A) 및 스크라이브라인 영역(B) 상부에 상부 도전층으로써의 금속층을 형성하고 소정의 마스크를 사용하여 상부 도전층(74)을 정의한다. 이때, 스크라이브라인 영역(B)의 금속층은 홀(73B)을 매립하여 형성한 플러그 주변의 층간 절연막 상에 격자형의 상부 플래이트(74B)가 되도록 패터닝한다. 여기에서, 하부 도전층(71), 하부 플래이트(71B), 상부 도전층(74) 및 상부 플래이트(74B)는 알루미늄(Al), 구리(Cu), 코발트(Co) 및 몰리브덴(Mo) 중 어느 하나로 형성된다.
도 7(b)는 이러한 과정에 의해 테스트 패턴이 형성된 스크라이브라인 영역(B)의 레이아웃도이다. 도시된 바와 같이, 홀(73B)은 금속층으로 형성된 하부 플래이트(71B)로 연결되어 있고 역시 금속층으로 형성된 상부 플래이트(74B)는 홀(73B)과 중첩되지 않게 격자형으로 형성되어 있다.
이와 같이, 본 발명에서는 하부 도전층(폴리실리콘층, 불순물 주입 영역 및 금속층 중 어느 하나로 형성함)과 같은 물질로 형성되는 하부 플래이트로 연결되어 있는 적어도 하나 이상의 홀과 상부 도전층(폴리실리콘 및 금속 중 어느 하나로 형성함)과 같은 물질로 형성되는 상부 플래이트가 중첩되지 않도록 형성한다. 이때 홀과 상부 플래이트 사이의 거리를 이용하여 소자의 중 첩도를 측정할 수 있다. 또한 소자가 오정렬된 경우에는 하부 플래이트와 상부 플래이트가 홀을 통하여 접속되게 되어 전류흐름이 발생하므로 소자의 오정렬을 전기적으로 측정할 수 있게 된다.
상술한 바와 같이 본 발명에 따르면 소자 영역 형성 공정과 동일한 공정으로 테스트 패턴을 형성하므로 테스트 패턴 형성이 용이하며, 하부 플래이트와 상부 플래이트 간의 전류흐름 여부에 따라 소자의 오정렬 상태를 전기적으로 검증할 수 있다. 또한 큰 중첩 마진을 필요로 하지 않기 때문에 소자의 집적도를 향상시킬 수 있고 공정 셋업(set-up) 기간을 단축시킬 수 있는 탁월한 효과가 있다.
도 1(a) 및 1(b)는 콘택 홀과 상부 도전층 간의 정렬을 설명하기 위해 도시한 소자의 레이아웃도 및 단면도.
도 2(a) 및 2(b)는 종래 콘택 홀과 상부 도전층의 오정렬 문제점을 설명하기 위해 도시한 소자의 레이아웃도.
도 3(a) 및 3(c)는 본 발명의 제 1 실시예에 따른 반도체 소자의 테스트 패턴을 설명하기 위한 소자의 단면도 및 레이아웃도.
도 4(a) 및 4(b)는 본 발명의 제 2 실시예에 따른 반도체 소자의 테스트 패턴을 설명하기 위한 소자의 단면도 및 레이아웃도.
도 5(a) 및 5(b)는 본 발명의 제 3 실시예에 따른 반도체 소자의 테스트 패턴을 설명하기 위한 소자의 단면도 및 레이아웃도.
도 6(a) 및 6(b)는 본 발명의 제 4 실시예에 따른 반도체 소자의 테스트 패턴을 설명하기 위한 소자의 단면도 및 레이아웃도.
도 7(a) 및 7(b)는 본 발명의 제 5 실시예에 따른 반도체 소자의 테스트 패턴을 설명하기 위한 소자의 단면도 및 레이아웃도.
<도면의 주요 부분에 대한 부호 설명>
30, 40, 50, 60, 70 : 기판 31, 43, 61, 71 : 하부 도전층
32, 44, 54, 62, 72 : 층간 절연막 33, 45, 55, 63, 73 : 콘택 홀
34, 46, 56, 64, 74 : 상부 도전층 41, 51 : 필드 산화막
42, 52 : 게이트 산화막
S : 소오스 D : 드레인
30B, 40B, 50B, 60B, 70B : 스크라이브라인 영역의 기판
31B, 42B, 57, 61B, 71B : 하부 플레이트
35 : 테스트 패턴 33B, 45B, 55B, 63B, 73B : 홀
34B, 46B, 56B, 63B, 74B : 상부 플레이트
41, 51 : 필드 산화막 47, 57 : 접합 영역

Claims (4)

  1. 반도체 소자의 제조 공정 중 소자 영역에 하부 도전층 형성 공정시, 상기 하부 도전층과 동일한 도전성 물질로 웨이퍼의 스크라이브 라인 영역에 평판형으로 형성된 하부 플레이트와,
    상기 하부 도전층 및 상기 하부 플레이트를 포함한 전체 구조 상에 층간 절연막을 형성한 후, 상기 하부 도전층의 일부가 노출되는 콘택 홀 형성 공정시, 상기 하부 플레이트 상에 형성된 적어도 하나의 홀과,
    상기 하부 도전층 상의 콘택 홀 금속 매립 공정시, 상기 하부 플레이트 상의 홀 내에 형성된 플러그와,
    상기 하부 도전층과 전기적으로 연결되는 상부 도전층 형성 공정시, 상기 상부 도전층이 상기 하부 도전층과 동일한 도전성 물질로 상기 플러그 주변의 상기 층간 절연막 상에 격자형으로 형성된 상부 플레이트로 구성되며, 상기 하부 플레이트와 상기 상부 플레이트 간의 전기적 측정을 통해 상기 소자 영역의 콘택 홀과 상기 상부 도전층 간의 중첩 오차 및 오정렬을 검증하는 것을 특징으로 하는 반도체 소자의 테스트 패턴.
  2. 제 1 항에 있어서, 상기 하부 도전층은 폴리실리콘층, 불순물 주입 영역 및 금속층 중 어느 하나인 것을 특징으로 하는 반도체 소자의 테스트 패턴.
  3. 제 1 항에 있어서, 상기 상부 도전층은 폴리실리콘층 및 금속층 중 어느 하나인 것을 특징으로 하는 반도체 소자의 테스트 패턴.
  4. 제 1 항에 있어서, 상기 하부 플레이트와 상기 상부 플레이트가 전기적으로 온 상태이면 중첩 오차 및 오정렬이 발생된 상태이고, 전기적으로 오프 상태이면 중첩 오차 및 오정렬이 발생되지 않은 상태인 것을 특징으로 하는 반도체 소자의 테스트 패턴.
KR1019980025649A 1998-06-30 1998-06-30 반도체 소자의 테스트 패턴 KR100524458B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980025649A KR100524458B1 (ko) 1998-06-30 1998-06-30 반도체 소자의 테스트 패턴

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980025649A KR100524458B1 (ko) 1998-06-30 1998-06-30 반도체 소자의 테스트 패턴

Publications (2)

Publication Number Publication Date
KR20000004219A KR20000004219A (ko) 2000-01-25
KR100524458B1 true KR100524458B1 (ko) 2006-01-12

Family

ID=19542036

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980025649A KR100524458B1 (ko) 1998-06-30 1998-06-30 반도체 소자의 테스트 패턴

Country Status (1)

Country Link
KR (1) KR100524458B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113838836B (zh) * 2021-09-18 2023-10-24 长鑫存储技术有限公司 晶圆结构及其制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07297252A (ja) * 1994-04-26 1995-11-10 Sanyo Electric Co Ltd 測長用モニター
KR970011653A (ko) * 1995-08-28 1997-03-27 배순훈 가스보일러의 예혼합 연료 공급장치 및 연료 제어방법
KR970011655A (ko) * 1995-08-28 1997-03-27 배순훈 가스보일러 열교환기의 이물막힘 감지방법
KR19980027002A (ko) * 1996-10-14 1998-07-15 김영환 반도체 소자의 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07297252A (ja) * 1994-04-26 1995-11-10 Sanyo Electric Co Ltd 測長用モニター
KR970011653A (ko) * 1995-08-28 1997-03-27 배순훈 가스보일러의 예혼합 연료 공급장치 및 연료 제어방법
KR970011655A (ko) * 1995-08-28 1997-03-27 배순훈 가스보일러 열교환기의 이물막힘 감지방법
KR19980027002A (ko) * 1996-10-14 1998-07-15 김영환 반도체 소자의 제조 방법

Also Published As

Publication number Publication date
KR20000004219A (ko) 2000-01-25

Similar Documents

Publication Publication Date Title
JP2001036036A (ja) 半導体装置およびその製造方法
US7688083B2 (en) Analogue measurement of alignment between layers of a semiconductor device
KR101354585B1 (ko) 반도체 장치 및 그 형성 방법
KR100399976B1 (ko) 콘택 저항 측정용 테스트 패턴 및 그 제조 방법
WO2023060732A1 (zh) 一种接触插塞的测试结构及其形成方法、测试方法
KR920005453B1 (ko) 반도체 접속장치 형성방법
KR100524458B1 (ko) 반도체 소자의 테스트 패턴
US7452821B2 (en) Method for the formation of contact holes for a number of contact regions for components integrated in a substrate
TWI747109B (zh) 半導體結構及其形成方法
JPS6153855B2 (ko)
US6734481B2 (en) Semiconductor device having a monitor pattern
US20090159883A1 (en) Test pattern for semiconductor device and method for forming the test pattern
KR100763704B1 (ko) 반도체 소자의 누설전류 측정용 테스트 패턴 그룹 및 형성방법
CN117096136B (zh) 晶体管的栅极电阻测量结构及晶体管的制备方法
CN219642834U (zh) 半导体器件
KR20100072554A (ko) 플래시 메모리 소자의 오버레이 마크 및 그 형성방법
JP4277542B2 (ja) 半導体装置及びその製造方法
KR19980056119A (ko) 반도체 장치의 teg 패턴의 검사방법
KR100294543B1 (ko) 모니터 장치용 패턴을 가지는 반도체 장치
CN116705766A (zh) 半导体器件、其制作方法及其量测方法
JPH0290511A (ja) 半導体装置
KR100480590B1 (ko) 프로빙을 위한 패드를 갖는 반도체소자 및 그 제조방법
CN117976659A (zh) 半导体器件及其阻挡部偏移量的检测方法
JP2965723B2 (ja) 評価パターン
JP2022170768A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100920

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee