CN117976659A - 半导体器件及其阻挡部偏移量的检测方法 - Google Patents

Abstract

本申请提供一种半导体器件及其阻挡部偏移量的检测方法，半导体器件包括衬底、P型阱、隔离结构、第一多晶硅、第二多晶硅、阻挡部以及测试部；P型阱设置于衬底中；隔离结构设置于P型阱中；第一多晶硅和第二多晶硅间隔设置于隔离结构上；阻挡部设置于第一多晶硅以及第二多晶硅上；其中，自第一多晶硅朝向P型阱的方向上，阻挡部未与第一多晶硅重叠的区域为第一测试区，阻挡部未与多晶硅重叠的区域为第二测试区；测试部包括间隔设置的至少一第一测试垫和至少一第二测试垫，第一测试垫位于第一测试区以及第二测试区的上端和下端中的一者，第二测试垫位于第一测试区以及第二测试区的上端和下端中的另一者，以提高阻挡部偏移量的检测效率。

Description

半导体器件及其阻挡部偏移量的检测方法

技术领域

本申请涉及半导体技术领域，具体涉及一种半导体器件及其阻挡部偏移量的检测方法。

背景技术

在IC制造中，光刻是最复杂关键的一个工艺步骤，套刻精度是其中重要性能指标之一。随着集成电路制造中光刻工艺特征尺寸不断减小，对套刻精度的要求逐步提升。若套刻精度不符合设计规则，器件各层组件之间的电路不能准确连接，可能发生短路或断路的现象，从而导致生产良率和器件性能的损失。只有准确量测到真实的套刻误差(Overlay，简称OVL)，才能在后续的工艺中设法对其进行有效的补偿和修正。套刻误差也称偏移量，是描述后层与前层图案间套刻精准性的重要参数。在制造中，理想套刻误差的值为0，即每一光刻层之间都能够完全对准，但因工艺上的各种因素，基本无法达到理想的状态。目前，检测套刻误差所采用的方法较为繁琐，不易操作，导致检测效率较低。

发明内容

鉴于此，本申请提供一种半导体器件及其阻挡部偏移量的检测方法，以提高阻挡部偏移量的检测效率。

本申请提供一种半导体器件，包括：

衬底；

P型阱，设置于所述衬底中；

隔离结构，设置于所述P型阱中；

第一多晶硅和第二多晶硅，间隔设置于所述隔离结构上；

阻挡部，设置于所述第一多晶硅以及所述第二多晶硅上；其中，自所述第一多晶硅朝向所述P型阱的方向上，所述阻挡部未与所述第一多晶硅重叠的区域为第一测试区，所述阻挡部未与所述多晶硅重叠的区域为第二测试区；

测试部，包括间隔设置的至少一第一测试垫和至少一第二测试垫，所述第一测试垫位于所述第一测试区以及所述第二测试区的上端和下端中的一者，所述第二测试垫位于所述第一测试区以及所述第二测试区的上端和下端中的另一者。

在一些实施例中，所述第一多晶硅和所述第二多晶硅中掺杂有N型离子。

在一些实施例中，所述阻挡部为氧化层。

在一些实施例中，所述第一测试垫以及所述第二测试垫的形状包括正方形、长方形、圆形和三角形中的至少一种。

本申请还提供一种半导体器件的阻挡部偏移量的检测方法，用于检测如上所述的半导体器件的阻挡部偏移量，包括：

将测试装置的低压端以及高压端分别与位于第一测试区上的第一测试垫以及第二测试垫电连接，测得所述第一测试区的第一电阻值；

将所述测试装置的低压端以及高压端分别与位于第二测试区上的所述第一测试垫以及所述第二测试垫电连接，测得所述第二测试区的第二电阻值；

计算出所述第一电阻值与所述第二电阻值的第一电阻差值以及所述第一电阻值与所述第二电阻值的第一电阻之和值，所述第一电阻差值与所述第一测试区的第一预设长度的乘积为第一电阻积值；

根据所述第一电阻积值与所述第一电阻之和值的第一比值，获得阻挡部相对于第一多晶硅以及第二多晶硅的第一方向的偏移量。

在一些实施例中，所述将所述测试装置的低压端以及高压端分别与位于第二测试区上的所述第一测试垫以及所述第二测试垫电连接，测得所述第二测试区的第二电阻值之后，所述计算出所述第一电阻值与所述第二电阻值的第一电阻差值以及所述第一电阻值与所述第二电阻值的第一电阻之和值，所述第一电阻差值与所述第一测试区的第一预设长度的乘积为第一电阻积值之前，还包括：

将所述半导体器件旋转90°，将所述测试装置的低压端以及高压端分别与位于所述第一测试区上的所述第一测试垫以及所述第二测试垫电连接，测得所述第一测试区的第三电阻值。

在一些实施例中，所述将所述半导体器件旋转90°，将所述测试装置的低压端以及高压端分别与位于所述第一测试区上的所述第一测试垫以及所述第二测试垫电连接，测得所述第一测试区的第三电阻值之后，还包括：

将所述测试装置的低压端以及高压端分别与位于所述第二测试区上的所述第一测试垫以及所述第二测试垫电连接，测得所述第二测试区的第四电阻值。

在一些实施例中，所述将所述测试装置的低压端以及高压端分别与位于所述第二测试区上的所述第一测试垫以及所述第二测试垫电连接，测得所述第二测试区的第四电阻值之后，还包括：

根据所述第三电阻值以及所述第四电阻值，计算出所述第三电阻值与所述第四电阻值的第二电阻差值以及所述第三电阻值与所述第四电阻值的第二电阻之和值，所述第二电阻差值与所述第一测试区的第一预设宽度的乘积为第二电阻积值。

在一些实施例中，所述根据所述第三电阻值以及所述第四电阻值，计算出所述第三电阻值与所述第四电阻值的第二电阻差值以及所述第三电阻值与所述第四电阻值的第二电阻之和值，所述第二电阻差值与所述第一测试区的第一预设宽度的乘积为第二电阻积值之后，还包括：

根据所述第二电阻积值与所述第二电阻之和值的第二比值，获得所述阻挡部相对于所述第一多晶硅以及所述第二多晶硅的偏移量，所述第一方向与所述第二方向垂直。

在一些实施例中，根据所述第一比值是否为0，判断所述阻挡部是否相对于所述第一多晶硅以及所述第二多晶硅存在所述第一方向的偏移。

本申请提供一种半导体器件及其阻挡部偏移量的检测方法，通过在第一测试区以及第二测试区上设置有测试部，以使得测试装置与第一测试垫以及第二测试垫连接时，即可测试得第一测试区以及第二测试区的电阻，从而可以根据第一测试区以及第二测试区的电阻变化获得阻挡部相对于第一多晶硅以及第二多晶硅的左右偏移量，即提高了膜层偏移量的检测效率，以便于后续的半导体器件中的阻挡部与第一多晶硅以及第二多晶硅之间位置关系，可以根据阻挡部的偏移量来调整，确保阻挡部与第一多晶硅以及第二多晶硅之间的位置关系准确，并提高判断半导体器件是否是因膜层偏移量而导致半导体器件的性能不佳。。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本申请提供的半导体器件的俯视结构示意图；

图2是图1中的半导体器件沿AB线的截面结构示意图；

图3是本申请提供的半导体器件的膜层偏移量的检测方法的流程示意图。

附图标记：

10、半导体器件；100、衬底；200、P型阱；300、隔离结构；400、第一多晶硅；500、第二多晶硅；600、阻挡部；700、测试部；710、第一测试垫；720、第二测试垫；800、第一测试区；900、第二测试区。

具体实施方式

下面结合附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而非全部实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。在不冲突的情况下，下述各个实施例及其技术特征可以相互组合。

本申请提供一种半导体器件及其阻挡部偏移量的检测方法，半导体器件包括衬底、P型阱、隔离结构、第一多晶硅、第二多晶硅、阻挡部以及测试部；P型阱设置于衬底中；隔离结构设置于P型阱中；第一多晶硅和第二多晶硅间隔设置于隔离结构上；阻挡部设置于第一多晶硅以及第二多晶硅上；其中，自第一多晶硅朝向P型阱的方向上，阻挡部未与第一多晶硅重叠的区域为第一测试区，阻挡部未与多晶硅重叠的区域为第二测试区；测试部包括间隔设置的至少一第一测试垫和至少一第二测试垫，第一测试垫位于第一测试区以及第二测试区的上端和下端中的一者，第二测试垫位于第一测试区以及第二测试区的上端和下端中的另一者。

在本申请中，通过在第一测试区以及第二测试区上设置有测试部，以使得测试装置与第一测试垫以及第二测试垫连接时，即可测试得第一测试区以及第二测试区的电阻，从而可以根据第一测试区以及第二测试区的电阻变化获得阻挡部相对于第一多晶硅以及第二多晶硅的左右偏移量，即提高了膜层偏移量的检测效率，以便于后续的半导体器件中的阻挡部与第一多晶硅以及第二多晶硅之间位置关系，可以根据阻挡部的偏移量来调整，确保阻挡部与第一多晶硅以及第二多晶硅之间的位置关系准确，并提高判断半导体器件是否是因膜层偏移量而导致半导体器件的性能不佳。

请参阅图1和图2，图1是本申请提供的半导体器件的俯视结构示意图；图2是图1中的半导体器件沿AB线的截面结构示意图。本申请提供一种半导体器件10及其阻挡部600偏移量的检测方法，半导体器件10包括衬底100、P型阱200、隔离结构300、第一多晶硅400、第二多晶硅500、阻挡部600以及测试部700；P型阱200设置于衬底100中；隔离结构300设置于P型阱200中；第一多晶硅400和第二多晶硅500间隔设置于隔离结构300上；阻挡部600设置于第一多晶硅400以及第二多晶硅500上；其中，自第一多晶硅400朝向P型阱200的方向上，阻挡部600未与第一多晶硅400部重叠的区域为第一测试区800，阻挡部600未与多晶硅重叠的区域为第二测试区900；测试部700包括间隔设置的至少一第一测试垫710和至少一第二测试垫720，第一测试垫710位于第一测试区800以及第二测试区900的上端和下端中的一者，第二测试垫720位于第一测试区800以及第二测试区900的上端和下端中的另一者。具体的，P型阱200通过向衬底100中注入P型离子形成，P型阱200200也称PW，P型阱200200中设置有沟槽。隔离结构300设置于沟槽中，隔离结构300的表面与沟槽的槽口平齐，隔离结构300由绝缘材料构成，绝缘材料包括氧化硅和氮化硅中的至少一种。第一多晶硅400和第二多晶硅500间隔设置于隔离结构300上；自第一多晶硅400朝向P型阱200的方向上，第一多晶硅400的正投影以及第二多晶硅500的正投影位于隔离结构300的正投影内。阻挡部600设置于第一多晶硅400以及第二多晶硅500上，阻挡部600为氧化层，其中，自第一多晶硅400朝向P型阱200的方向上，阻挡部600与第一多晶硅400以及第二多晶硅500部分重叠，阻挡部600未与第一多晶硅400部重叠的区域为第一测试区800，阻挡部600未与多晶硅重叠的区域为第二测试区900，第一多晶硅400和第二多晶硅500中掺杂有N型离子，第一多晶硅400和第二多晶硅500为N型离子重掺杂区。测试部700包括间隔设置的一第一测试垫710和一第二测试垫720，第一测试垫710位于第一测试区800以及第二测试区900的上端，第二测试垫720位于第一测试区800以及第二测试区900的下端。第一测试垫710与第二测试垫720的位置可以互换。第一测试垫710与第二测试垫720的数量不限制，第一测试垫710与第二测试垫720也可以为2个、3个或5个等。

在一实施例中，半导体器件10还包括第一接触孔和第二接触孔，第一接触孔暴露第一测试区800，第二接触孔暴露第二测试区900，第一测试垫710填充于第一接触孔，第二测试垫720填充于第二接触孔中。

在一实施例中，第一测试垫710以及第二测试垫720的形状包括正方形、长方形、圆形和三角形中的至少一种。

在本申请中，通过在第一测试区800以及第二测试区900上设置有测试部700，以使得测试装置与第一测试垫710以及第二测试垫720连接时，即可测试得第一测试区800以及第二测试区900的电阻，从而可以根据第一测试区800以及第二测试区900的电阻变化获得阻挡部600相对于第一多晶硅400以及第二多晶硅500的左右偏移量，即提高了膜层偏移量的检测效率，以便于后续的半导体器件10中的阻挡部600与第一多晶硅400以及第二多晶硅500之间位置关系，可以根据阻挡部的偏移量来调整，确保阻挡部600与第一多晶硅400以及第二多晶硅500之间的位置关系准确，并提高判断半导体器件10是否是因膜层偏移量而导致半导体器件10的性能不佳。

请参阅图3，图3是本申请提供的半导体器件的阻挡部偏移量的检测方法的流程示意图。本申请还提供一种半导体器件10的阻挡部600偏移量的检测方法，用于检测本申请所述提供的半导体器件10的阻挡部600偏移量，所述方法包括：

S11、将测试装置的低压端以及高压端分别与位于第一测试区800上的第一测试垫以及第二测试垫电连接，测得第一测试区的第一电阻值。

请继续参阅图1和图2，阻挡部600与第一多晶硅400以及第二多晶硅500预先设定不重合的长度为第一预设长度L，测量出阻挡部600的宽度为第一宽度W，第一宽度W和第一预设长度L均为确定的值，其中，第一宽度W为固定的值，即确保半导体器件10制备的过程中，阻挡部600只存在左右或上下偏移，控制变量；若阻挡部600相对于第一多晶硅400以及第二多晶硅500存在第一方向x偏移，即阻挡部600发生左右偏移；假设阻挡部600向左偏移的长度为△L时，阻挡部600与第二多晶硅500不重合的长度变为L-△L，阻挡部600与第一多晶硅400不重合的长度变为L-△L，即第二测试区900的长度变为L+△L，第一测试区800的长度变为L-△L。

此时，第一测试垫710与第二测试垫720沿第一方向x间隔排列设置，第一多晶硅400和第二多晶硅500沿第一方向x间隔排列设置，且第一测试垫710与第二测试垫720分别位于第一测试区800以及第二测试区900的上端和下端。可选的，第一测试垫710与第二测试垫720的位置可以互换。将测试装置的低压端与第一测试垫710连接，并通电，测得第一测试区800的第一电阻值R1。可选的，测试装置的低压端以及高压端可以与位于第一测试区800上的第一测试垫710以及第二测试垫720连接位置可以互换。

S12、将测试装置的低压端以及高压端分别与位于第二测试区上的第一测试垫以及第二测试垫电连接，测得第二测试区的第二电阻值。

具体的，将测试装置的低压端以及高压端分别与位于第二测试区900上的第一测试垫710以及第二测试垫720电连接，测得第二测试区900的第二电阻值R2。可选的，测试装置的低压端以及高压端可以与位于第二测试区900上的第一测试垫710以及第二测试垫720连接位置可以互换。

S13、计算出第一电阻值与第二电阻值的第一电阻差值以及第一电阻值与第二电阻值的第一电阻之和值，第一电阻差值与第一测试区的第一预设长度的乘积为第一电阻积值。

S14、根据第一电阻积值与第一电阻之和值的第一比值，获得阻挡部相对于第一多晶硅以及第二多晶硅的第一方向的偏移量。

具体的，将测出的第一电阻值R1以及第二电阻值R2代入的电阻公式R1＝ρ*W/((L-△L)*t)和R2＝ρ*W/((L+△L)*t)中，其中，ρ为制成电阻的材料的电阻率。

然后，将R1和R2的两个电阻公式相除，得R1/R2＝(L+△L)/(L-△L)，△L＝(R1-R2)*L/(R1+R2)，计算出第一电阻值R1与第二电阻值R2的第一电阻差值R1-R2以及第一电阻值R1与第二电阻值R2的第一电阻之和值R1+R2，第一电阻差值R1-R2与第一测试区800的第一预设长度L的乘积为第一电阻积值(R1-R2)*L。然后，根据第一电阻积值(R1-R2)*L与第一电阻之和值R1+R2的第一比值，获得阻挡部600相对于第一多晶硅400以及第二多晶硅500的第一方向x的偏移量。

根据第一比值是否为0，判断阻挡部600是否相对于第一多晶硅400以及第二多晶硅500存在第一方向x的偏移。若第一比值为0，则阻挡部600相对于第一多晶硅400以及第二多晶硅500第一方向x的不存在偏移，其它半导体器件10形成阻挡部600时的工艺无需改变；若第一比值不为0，则阻挡部600相对于第一多晶硅400以及第二多晶硅500第一方向x的存在偏移，其它半导体器件10形成阻挡部600时的工艺需要根据偏移量调整，降低半导体器件10出现报废的风险。

在一实施例中，在步骤S12之后，在步骤S13之前，还包括：

将半导体器件10向右边旋转90°，将测试装置的低压端以及高压端分别与位于第一测试区800上的第一测试垫710以及第二测试垫720电连接，测得第一测试区800的第三电阻值R3。然后，将测试装置的低压端以及高压端分别与位于第二测试区900上的第一测试垫710以及第二测试垫720电连接，测得第二测试区900的第四电阻值R4。然后，根据第三电阻值R3以及第四电阻值R4，计算出第三电阻值R3与第四电阻值R4的第二电阻差值R3-R4以及第三电阻值R3与第四电阻值的第二电阻之和值R3+R4，第二电阻差值R3-R4与第一测试区800的第一预设宽度L的乘积为第二电阻积值(R3-R4)*L。然后，根据第二电阻积值(R3-R4)*L与第二电阻之和值R3+R4，的第二比值，获得阻挡部600相对于第一多晶硅400以及第二多晶硅500的偏移量，第一方向与第二方向y垂直。具体的，将半导体器件10向右边旋转90°，此时，第一测试垫710与第二测试垫720沿第一方向x间隔排列设置，第一多晶硅400和第二多晶硅500沿第二方向y间隔排列设置。阻挡部600与第一多晶硅400以及第二多晶硅500预先设定不重合的宽度为第一预设宽度L，测量出阻挡部600的长度为第二长度W，第二宽度W和第一预设宽度L均为确定的值，其中，第一长度W为固定的值，即确保半导体器件10制备的过程中，多晶硅部900只存在左右或上下偏移，控制变量；第一多晶硅400以及第二多晶硅500沿第二方向y间隔排列设置的半导体器件10与第一多晶硅400以及第二多晶硅500沿第一方向x间隔排列设置的半导体器件10是同时在不同的产线上制备，确保第一多晶硅400以及第二多晶硅500沿第二方向y间隔排列设置的半导体器件10与第一多晶硅400以及第二多晶硅500沿第一方向x间隔排列设置的半导体器件10中任一者只存在一个变量。

若阻挡部600相对于第一多晶硅400以及第二多晶硅500存在第二方向y偏移，即阻挡部600发生上下偏移；假设阻挡部600向上偏移的长度为△L时，阻挡部600与第二多晶硅500不重合的长度变为L+△L，阻挡部600与第一多晶硅400不重合的长度变为L-△L，即第二测试区900的长度变为L+△L，第一测试区800的长度变为L-△L。然后，第一测试垫710与第二测试垫720分别位于第一测试区800以及第二测试区900的右端和左端。可选的，第一测试垫710与第二测试垫720的位置可以互换。将测试装置的低压端与第一测试垫710连接，并通电，测得第一测试区800的第三电阻值R3。可选的，测试装置的低压端以及高压端可以与位于第一测试区800上的第一测试垫710以及第二测试垫720连接位置可以互换。然后，将测试装置的低压端以及高压端分别与位于第二测试区900上的第一测试垫710以及第二测试垫720电连接，测得第二测试区900的第四电阻值R4。

然后，计算出第三电阻值R3与第四电阻值R4的第二电阻差值R3-R4以及第三电阻值R3与第四电阻值R4的第二电阻之和值R3+R4，第二电阻差值R3-R4与第一测试区800的第一预设宽度L的乘积为第二电阻积值(R3-R4)*L。具体的，将测出的第三电阻值R3以及第四电阻值R4。然后，将R3和R4的两个电阻公式相除，得R3/R4＝(L+△L)/(L-△L)，△L＝(R3-R4)*L/(R3+R4)，出第三电阻值R3与第四电阻值R4的第二电阻差值R3-R4以及第三电阻值R3与第四电阻值R4的第二电阻之和值R3+R4，第二电阻差值R3-R4与第一测试区800的第一预设宽度L的乘积为第二电阻积值(R3-R4)。

然后，根据第二电阻积值(R3-R4)*L与第二电阻之和值R3+R4的第二比值，获得阻挡部600相对于第一多晶硅400以及第二多晶硅500的偏移量，第一方向x与第二方向y垂直。

然后，根据第二比值是否为0，判断阻挡部600是否相对于第一多晶硅400以及第二多晶硅500存在第二方向y的偏移。具体的，具体的，若第二比值为0，则阻挡部600相对于第一多晶硅400以及第二多晶硅500第二方向y的不存在偏移，其它半导体器件10形成阻挡部600时的工艺无需改变；若第二比值不为0，则阻挡部600相对于第一多晶硅400以及第二多晶硅500的第二方向y存在偏移，其它半导体器件10形成阻挡部600时的工艺需要根据偏移量调整，降低半导体器件10出现报废的风险。

本申请提供的一种半导体器件10中的阻挡部600偏移量的检测方法，通过在第一测试区800以及第二测试区900上设置有测试部700，以使得测试装置与第一测试垫710以及第二测试垫720连接时，即可测试得第一测试区800以及第二测试区900的电阻，从而可以根据第一测试区800以及第二测试区900的电阻变化获得阻挡部600相对于第一多晶硅400以及第二多晶硅500的左右偏移量，即提高了膜层偏移量的检测效率，以便于后续的半导体器件10中的阻挡部600与第一多晶硅400以及第二多晶硅500之间位置关系，可以根据阻挡部的偏移量来调整，确保阻挡部600与第一多晶硅400以及第二多晶硅500之间的位置关系准确，并提高判断半导体器件10是否是因膜层偏移量而导致半导体器件10的性能不佳。

以上所述仅为本申请的实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，例如各实施例之间技术特征的相互结合，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (10)

1.一种半导体器件，其特征在于，包括：

衬底；

P型阱，设置于所述衬底中；

隔离结构，设置于所述P型阱中；

第一多晶硅和第二多晶硅，间隔设置于所述隔离结构上；

阻挡部，设置于所述第一多晶硅以及所述第二多晶硅上；其中，自所述第一多晶硅朝向所述P型阱的方向上，所述阻挡部未与所述第一多晶硅重叠的区域为第一测试区，所述阻挡部未与所述多晶硅重叠的区域为第二测试区；

测试部，包括间隔设置的至少一第一测试垫和至少一第二测试垫，所述第一测试垫位于所述第一测试区以及所述第二测试区的上端和下端中的一者，所述第二测试垫位于所述第一测试区以及所述第二测试区的上端和下端中的另一者。

2.根据权利要求1所述的半导体器件，其特征在于，所述第一多晶硅和所述第二多晶硅中掺杂有N型离子。

3.根据权利要求1所述的半导体器件，其特征在于，所述阻挡部为氧化层。

4.根据权利要求1所述的半导体器件，其特征在于，所述第一测试垫以及所述第二测试垫的形状包括正方形、长方形、圆形和三角形中的至少一种。

5.一种半导体器件的阻挡部偏移量的检测方法，其特征在于，用于检测权利要求1-4任一项所述的半导体器件的阻挡部偏移量，包括：

将测试装置的低压端以及高压端分别与位于第一测试区上的第一测试垫以及第二测试垫电连接，测得所述第一测试区的第一电阻值；

将所述测试装置的低压端以及高压端分别与位于第二测试区上的所述第一测试垫以及所述第二测试垫电连接，测得所述第二测试区的第二电阻值；

计算出所述第一电阻值与所述第二电阻值的第一电阻差值以及所述第一电阻值与所述第二电阻值的第一电阻之和值，所述第一电阻差值与所述第一测试区的第一预设长度的乘积为第一电阻积值；

根据所述第一电阻积值与所述第一电阻之和值的第一比值，获得阻挡部相对于第一多晶硅以及第二多晶硅的第一方向的偏移量。

6.根据权利要求5所述的半导体器件的阻挡部偏移量的检测方法，其特征在于，所述将所述测试装置的低压端以及高压端分别与位于第二测试区上的所述第一测试垫以及所述第二测试垫电连接，测得所述第二测试区的第二电阻值之后，所述计算出所述第一电阻值与所述第二电阻值的第一电阻差值以及所述第一电阻值与所述第二电阻值的第一电阻之和值，所述第一电阻差值与所述第一测试区的第一预设长度的乘积为第一电阻积值之前，还包括：

将所述半导体器件旋转90°，将所述测试装置的低压端以及高压端分别与位于所述第一测试区上的所述第一测试垫以及所述第二测试垫电连接，测得所述第一测试区的第三电阻值。

7.根据权利要求6所述的半导体器件的阻挡部偏移量的检测方法，其特征在于，所述将所述半导体器件旋转90°，将所述测试装置的低压端以及高压端分别与位于所述第一测试区上的所述第一测试垫以及所述第二测试垫电连接，测得所述第一测试区的第三电阻值之后，还包括：

将所述测试装置的低压端以及高压端分别与位于所述第二测试区上的所述第一测试垫以及所述第二测试垫电连接，测得所述第二测试区的第四电阻值。

8.根据权利要求7所述的半导体器件的阻挡部偏移量的检测方法，其特征在于，所述将所述测试装置的低压端以及高压端分别与位于所述第二测试区上的所述第一测试垫以及所述第二测试垫电连接，测得所述第二测试区的第四电阻值之后，还包括：

根据所述第三电阻值以及所述第四电阻值，计算出所述第三电阻值与所述第四电阻值的第二电阻差值以及所述第三电阻值与所述第四电阻值的第二电阻之和值，所述第二电阻差值与所述第一测试区的第一预设宽度的乘积为第二电阻积值。

9.根据权利要求8所述的半导体器件的阻挡部偏移量的检测方法，其特征在于，所述根据所述第三电阻值以及所述第四电阻值，计算出所述第三电阻值与所述第四电阻值的第二电阻差值以及所述第三电阻值与所述第四电阻值的第二电阻之和值，所述第二电阻差值与所述第一测试区的第一预设宽度的乘积为第二电阻积值之后，还包括：

根据所述第二电阻积值与所述第二电阻之和值的第二比值，获得所述阻挡部相对于所述第一多晶硅以及所述第二多晶硅的偏移量，所述第一方向与所述第二方向垂直。

10.根据权利要求5所述的半导体器件的阻挡部偏移量的检测方法，其特征在于，根据所述第一比值是否为0，判断所述阻挡部是否相对于所述第一多晶硅以及所述第二多晶硅存在所述第一方向的偏移。