CN115692226A - 一种晶圆允收测试结构及制作方法 - Google Patents

Abstract

本发明提供一种晶圆允收测试结构及制作方法，该方法包括：提供一半导体层，半导体层包括隔离层与有源区，于隔离层周围的有源区上形成栅氧化层，于栅氧化层上形成在X向排布的多晶硅栅和在Y向排布的多晶硅栅，于衬底上形成层间介质层，于层间介质层中形成接触通孔，第一部分接触通孔与有源区连接，第二部分接触通孔与多晶硅栅连接。本发明通过于有源区上形成X向排布的多晶硅栅和Y向排布的多晶硅栅，测量多晶硅栅与有源区之间的电容得到X向或Y向的套准偏移量，能够快速对所有晶圆片进行测试；并且工艺制程中各层图形尺寸的偏差对测试结果没有影响，图形套刻过程中的旋转对测试没有影响；同时，该结构工艺与所有含CMOS工艺的平台兼容。

Description

一种晶圆允收测试结构及制作方法

技术领域

本发明属于半导体生产制造领域，涉及一种晶圆允收测试结构及制作方法。

背景技术

半导体制造过程是使用不同的光罩层进行光刻/刻蚀/离子注入，配合镀膜/热氧化/热处理/平坦化/金属化等一系列工艺的一个集合。对于光刻工艺，即使用光刻机对事先制备好的光罩进行图形转移，将光罩上的图形复刻到晶圆上，不同光罩层之间需要进行对准，即使是最先进的光刻机，也不能实现完全的对准，而会存在偏移(即套准偏移)。在半导体制造过程中，在每一道光刻步骤之后均会进行套准偏移(OVL)的量测，即使用光罩上事先制备好的对准图形，量测其套刻误差。然而，量测过程需要耗费一定的时间，每一层只能选择少数几片晶圆进行个别离散点的测量，这种制造过程中的量测手段可以大致监测工艺的稳定性和套准偏移的水平，但无法保证每一片的偏移量，对于一些关键层，则在生产制作中更希望能够快速而又全面地进行套准偏移测量，对可能出现的问题进行更加全面的排查，而不是选片进行离散点的测量。

因此，如何提供一种新的晶圆允收测试结构及制作方法，提高检测效率，能够快速全面对所有晶圆片进行套准偏移测量成为本领域技术人员亟待解决的技术问题。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种晶圆允收测试结构及制作方法，用于解决现有技术中采用对准图形测量偏移误差效率慢，选片测量进行问题排查不全面的问题。

为实现上述目的及其他相关目的，本发明提供一种晶圆允收测试结构的制作方法，包括以下步骤：

提供一半导体层，所述半导体层包括衬底、阱区及隔离层，所述阱区位于所述衬底中，所述隔离层位于所述阱区中以在所述阱区中隔离出有源区；

于所述隔离层周围的所述有源区上形成栅氧化层；

于所述栅氧化层上形成第一多晶硅栅、第二多晶硅栅、第三多晶硅栅及第四多晶硅栅，所述第一多晶硅栅与所述第二多晶硅栅在X方向上间隔排布于所述隔离层的相对两侧，所述第三多晶硅栅与所述第四多晶硅栅在Y方向上间隔排布于所述隔离层的相对两侧，所述第一多晶硅栅、所述第二多晶硅栅、所述第三多晶硅栅及所述第四多晶硅栅朝向所述隔离层的一端均延伸至所述隔离层上方；

于所述衬底上形成层间介质层，所述层间介质层覆盖所述第一多晶硅栅、所述第二多晶硅栅、所述第三多晶硅栅、所述第四多晶硅栅、所述有源区和所述隔离层；

于所述层间介质层中形成多个接触通孔，所述接触通孔在垂直方向上贯穿所述层间介质层，其中，所述多个接触通孔包括与所述有源区连接的第一接触通孔及至少四个间隔排布并分别与所述第一多晶硅栅、所述第二多晶硅栅、所述第三多晶硅栅、所述第四多晶硅栅连接的第二接触通孔。

可选地，在形成所述层间介质层之前，还包括于所述第一多晶硅栅、所述第二多晶硅栅、所述第三多晶硅栅、所述第四多晶硅栅及所述有源区的表面形成第一导电类型重掺杂或第二导电类型重掺杂接触层的步骤，所述第一接触通孔通过所述接触层与所述有源区连接，所述第二接触通孔分别通过所述接触层与所述第一多晶硅栅、所述第二多晶硅栅、所述第三多晶硅栅和所述第四多晶硅栅连接。

可选地，所述第一接触通孔的数量不少于四个，多个所述第一接触通孔间隔排布。

可选地，在对准状态下，所述第一多晶硅栅和所述第二多晶硅栅基于所述隔离层对称分布，所述第三多晶硅栅和所述第四多晶硅栅基于所述隔离层对称分布。

可选地，在X方向上所述第一多晶硅栅和所述第二多晶硅栅之间的间隔距离大于所述第三多晶硅栅和所述第四多晶硅栅的宽度，在Y方向上所述第三多晶硅栅和所述第四多晶硅栅之间的间隔距离大于所述第一多晶硅栅和所述第二多晶硅栅的宽度。

本发明还提供一种晶圆允收测试结构，包括：

半导体层，所述半导体层包括衬底、阱区及隔离层，所述阱区位于所述衬底中，所述隔离层位于所述阱区中以在所述阱区中隔离出有源区；

栅氧化层，位于所述隔离层周围的所述有源区上；

第一多晶硅栅、第二多晶硅栅、第三多晶硅栅及第四多晶硅栅，所述第一多晶硅栅、所述第二多晶硅栅、所述第三多晶硅栅及所述第四多晶硅栅均位于所述栅氧化层上，所述第一多晶硅栅与所述第二多晶硅栅在X方向上间隔排布于所述隔离层的相对两侧，所述第三多晶硅栅与所述第四多晶硅栅在Y方向上间隔排布于所述隔离层的相对两侧，所述第一多晶硅栅、所述第二多晶硅栅、所述第三多晶硅栅及所述第四多晶硅栅朝向所述隔离层的一端均延伸至所述隔离层上方；

层间介质层，位于所述衬底上，所述层间介质层覆盖所述第一多晶硅栅、所述第二多晶硅栅、所述第三多晶硅栅、所述第四多晶硅栅、所述有源区和所述隔离层；

多个接触通孔，位于所述层间介质层中且在垂直方向上贯穿所述层间介质层，其中，所述多个接触通孔包括与所述有源区连接的第一接触通孔及至少四个间隔排布并分别与所述第一多晶硅栅、所述第二多晶硅栅、所述第三多晶硅栅、所述第四多晶硅栅连接的第二接触通孔。

可选地，还包括第一导电类型重掺杂或第二导电类型重掺杂的接触层，所述接触层位于所述第一多晶硅栅、所述第二多晶硅栅、所述第三多晶硅栅、所述第四多晶硅栅及所述有源区的上表面，所述第一接触通孔通过所述接触层与所述有源区连接，所述第二接触通孔分别通过所述接触层与所述第一多晶硅栅、所述第二多晶硅栅、所述第三多晶硅栅和所述第四多晶硅栅连接。

可选地，所述第一接触通孔的数量不少于四个，多个所述第一接触通孔间隔排布。

可选地，在对准状态下，所述第一多晶硅栅和所述第二多晶硅栅基于所述隔离层对称分布，所述第三多晶硅栅和所述第四多晶硅栅基于所述隔离层对称分布。

可选地，在X方向上所述第一多晶硅栅和所述第二多晶硅栅之间的间隔距离大于所述第三多晶硅栅和所述第四多晶硅栅的宽度，在Y方向上所述第三多晶硅栅和所述第四多晶硅栅之间的间隔距离大于所述第一多晶硅栅和所述第二多晶硅栅的宽度。

如上所述，本发明的晶圆允收测试结构及制作方法中，通过于有源区上形成X向排布的多晶硅栅和Y向排布的多晶硅栅，测量多晶硅栅与有源区之间的电容得到X向或Y向的套准偏移量，能够快速对所有晶圆片进行测试，而非选片测试；并且工艺制程中各层图形尺寸的偏差对测试结果没有影响，图形套刻过程中的旋转对测试没有影响；同时，该结构工艺兼容性好，与所有含CMOS工艺的平台兼容，且该结构在晶圆可受度测试过程中可与其它电性测试参数一起测试，无需增加额外的测试步骤。

附图说明

图1显示为本发明实施例一提供的一种晶圆允收测试结构的制作方法的流程图。

图2显示为本发明实施例一中提供一半导体层的示意图。

图3显示为本发明实施例一中于隔离层周围的有源区上形成栅氧化层的示意图。

图4显示为本发明实施例一中于所述栅氧化层上形成多晶硅栅的示意图。

图5显示为本发明实施例一中于所述衬底上形成层间介质层的示意图。

图6显示为本发明实施例一中于所述层间介质层中形成接触通孔的示意图。

图7显示为本发明实施例一中多晶硅栅在X向排布和Y向排布的示意图。

图8显示为本发明实施例一中有源区对多晶硅栅套准误差在X向偏移量为a的示意图。

元件标号说明

1 衬底

2 隔离层

3 阱区

4 栅氧化层

5 第一多晶硅栅

6 第二多晶硅栅

7 第三多晶硅栅

8 第四多晶硅栅

9 接触层

10 层间介质层

11 接触通孔一

12 接触通孔二

13 接触通孔三

14 接触通孔四

15 接触通孔五

L、LP、SL、SW 长度

W 宽度

SP 间隔距离

a 偏移量

S1～S5 步骤

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1至图8。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

实施例一

本实施例提供一种晶圆允收测试结构的制作方法，请参阅图1，显示为该制作方法的流程图，包括以下步骤：

S1：提供一半导体层，所述半导体层包括衬底、阱区及隔离层，所述阱区位于所述衬底中，所述隔离层位于所述阱区中以在所述阱区中隔离出有源区；

S2：于所述隔离层周围的所述有源区上形成栅氧化层；

S3：于所述栅氧化层上形成第一多晶硅栅、第二多晶硅栅、第三多晶硅栅及第四多晶硅栅，所述第一多晶硅栅与所述第二多晶硅栅在X方向上间隔排布于所述隔离层的相对两侧，所述第三多晶硅栅与所述第四多晶硅栅在Y方向上间隔排布于所述隔离层的相对两侧，所述第一多晶硅栅、所述第二多晶硅栅、所述第三多晶硅栅及所述第四多晶硅栅朝向所述隔离层的一端均延伸至所述隔离层上方；

S4：于所述衬底上形成层间介质层，所述层间介质层覆盖所述第一多晶硅栅、所述第二多晶硅栅、所述第三多晶硅栅、所述第四多晶硅栅、所述有源区和所述隔离层；

S5：于所述层间介质层中形成多个接触通孔，所述接触通孔在垂直方向上贯穿所述层间介质层，其中，所述多个接触通孔包括与所述有源区连接的第一接触通孔及至少四个间隔排布并分别与所述第一多晶硅栅、所述第二多晶硅栅、所述第三多晶硅栅、所述第四多晶硅栅连接的第二接触通孔。

首先，请参阅图2，执行步骤S1：提供一半导体层，所述半导体层包括衬底1、阱区3及隔离层2，所述阱区3位于所述衬底1中，所述隔离层2位于所述阱区3中以在所述阱区3中隔离出有源区。

作为示例，所述衬底1没有具体限制，可以为硅衬底、锗衬底、绝缘体上硅或绝缘体上锗等，还可以为锗化硅、砷化镓等。

作为示例，采用浅槽隔离(STI)工艺形成所述隔离层2，所述隔离层2位于所述衬底1的上表面一侧。

作为示例，形成隔离层2后，采用光刻、注入形成第一导电类型掺杂的所述阱区3。

接着，请参阅图3，执行步骤S2：于所述隔离层2周围的所述有源区上形成栅氧化层4。

作为示例，采用沉积工艺于所述衬底1上形成一栅氧材料层，并刻蚀所述栅氧材料层，保留后续待形成多晶硅栅区域的所述栅氧材料层以形成所述栅氧化层4。

接着，请参阅图4和图7，执行步骤S3：于所述栅氧化层4上形成第一多晶硅栅5、第二多晶硅栅6、第三多晶硅栅7及第四多晶硅栅8，所述第一多晶硅栅5与所述第二多晶硅栅6在X方向上间隔排布于所述隔离层2的相对两侧，所述第三多晶硅栅7与所述第四多晶硅栅8在Y方向上间隔排布于所述隔离层2的相对两侧，所述第一多晶硅栅5、所述第二多晶硅栅6、所述第三多晶硅栅7及所述第四多晶硅栅8朝向所述隔离层2的一端均延伸至所述隔离层2上方；其中，图4显示为执行本步骤后所呈现的剖面结构示意图，图7显示为本实施例将要制作的测试结构的平面布局图。

作为示例，于所述衬底1形成一多晶硅层，所述多晶硅层覆盖所述有源区、所述栅氧化层4和所述隔离层2，然后刻蚀所述多晶硅层的预设位置以形成所述第一多晶硅栅5、所述第二多晶硅栅6、所述第三多晶硅栅7及所述第四多晶硅栅8，每一个单独的多晶硅栅的一部分位于所述栅氧化层4上，另一部分位于所述隔离层2上。

作为示例，在对准状态下，所述第一多晶硅栅5和所述第二多晶硅栅6基于所述隔离层2对称分布，所述第三多晶硅栅7和所述第四多晶硅栅8基于所述隔离层2对称分布，有源区和多晶硅栅的形状为矩形或矩形环，保证可能发生偏移的方向上有源区和多晶硅栅的平行。

作为示例，每一个多晶硅栅在非测试维度的尺寸有一定的长度以避免所述多晶硅栅的形状较窄造成制造工艺中窄图形形成不均匀的问题，在测试维度的尺寸应满足测试/计算需要，并能够兼容套准误差和图形关键尺寸偏移的影响。

作为示例，如图8所示，以X向排布的所述第一多晶硅栅5和所述第二多晶硅栅6为例，多晶硅栅的宽度W的范围为10～20微米(μm)，多晶硅栅位于有源区上方部分的长度L(即多晶硅栅与有源区的交叠面的长度)的范围为10～100μm。

作为示例，有源区在X向凸出于多晶硅栅的长度SL不低于2μm，有源区在Y向凸出于多晶硅栅的长度SW不低于2μm，多晶硅栅在X向凸出于有源区的长度LP不低于2μm，以避免边缘效应的影响。

作为示例，在X方向上所述第一多晶硅栅5和所述第二多晶硅栅6的距离间隔SP大于所述第三多晶硅栅7和所述第四多晶硅栅8的宽度，同样地，在Y方向上所述第三多晶硅栅7和所述第四多晶硅栅8的距离间隔大于所述第一多晶硅栅5和所述第二多晶硅栅6的宽度，避免多晶硅栅距离间隔不足在偏移时造成X向和Y向交叠影响电容测试。

作为示例，形成所述第一多晶硅栅5、所述第二多晶硅栅6、所述第三多晶硅栅7和所述第四多晶硅栅8后，还包括于所述第一多晶硅栅5、所述第二多晶硅栅6、所述第三多晶硅栅7和所述第四多晶硅栅8侧壁形成保护层(未图示)的步骤，所述保护层包括但不限于二氧化硅层。

需要说明的是，本实施例仅列举所述第一多晶硅栅5、所述第二多晶硅栅6、所述第三多晶硅栅7和所述第四多晶硅栅8分别为一个的情况，并不以本实施例为限制，可以根据实际需求设置低于4个或超过4个多晶硅栅。

接着，请参阅图5，执行步骤S4：于所述衬底1上形成层间介质层10，所述层间介质层10覆盖所述第一多晶硅栅5、所述第二多晶硅栅6、所述第三多晶硅栅7、所述第四多晶硅栅8、所述有源区和所述隔离层2。

作为示例，在形成所述层间介质层10之前，还包括于所述第一多晶硅栅5、所述第二多晶硅栅6、所述第三多晶硅栅7、所述第四多晶硅栅8及所述有源区的表面形成第一导电类型重掺杂或第二导电类型重掺杂接触层9的步骤，重掺杂的所述接触层9用以后续形成欧姆接触。较优地，所述接触层9采用和所述阱区3同一导电类型的第一导电类型离子注入形成，当然，也可以采用第二导电类型离子注入形成，因为电容主要集中在所述栅氧化层4区域，所述接触层9的导电类型对电容测试影响不大。

本实施例中，第一导电类型为N型，第二导电类型为P型；再其它实施例中，也可以第一导电类型为P型，第二导电类型为N型。

作为示例，采用沉积工艺形成所述层间介质层10，所述层间介质层10的材质包括氧化层或氮化物等绝缘介质。

接着，请参阅图6和图7，执行步骤S5：于所述层间介质层10中形成多个接触通孔，所述接触通孔在垂直方向上贯穿所述层间介质层10，其中，所述多个接触通孔包括与所述有源区连接的第一接触通孔及至少四个间隔排布并分别与所述第一多晶硅栅5、所述第二多晶硅栅6、所述第三多晶硅栅7、所述第四多晶硅栅8连接的第二接触通孔。

作为示例，所述第二接触通孔包括接触通孔一11、接触通孔二12、接触通孔三13及接触通孔四14，所述接触通孔一11通过所述接触层9与所述第一多晶硅栅5连接，所述接触通孔二12通过所述接触层9与所述第二多晶硅栅6连接，所述接触通孔三13通过所述接触层9与所述第三多晶硅栅7连接，所述接触通孔四14通过所述接触层9与所述第四多晶硅栅8连接；所述第一接触通孔包括接触通孔五15，所述接触通孔五15通过所述接触层9与所述有源区连接。

作为示例，每一个接触通孔与所述有源区的边界及多晶硅栅的边界设有一定的距离以避免电容测试中存在误差，较优地，接触通孔与有源区的边界及多晶硅栅的边界的距离大于1μm。

须知，本实施例的各尺寸为基于180nm制程的建议尺寸，在实际生产制造中其它工艺平台尺寸在此基础上可以作相应调整，满足需求的其它设计尺寸亦属于本发明所述的范畴。

作为示例，所述接触通孔五15的个数优选四个及其以上，在套准偏移测试过程中，能够同时测量第一多晶硅栅5、第二多晶硅栅6、第三多晶硅栅7、第四多晶硅栅8与有源区之间的电容，同时测量X向和Y向的套准误差，提高测试效率。当然，X向或Y向的测试结构可独立设置，不影响测试结果。

作为示例，所述接触通孔一11、所述接触通孔二12、所述接触通孔三13、所述接触通孔四14和所述接触通孔五15的数量根据实际需求设置，不以本实施例为限制。

作为示例，于每一个接触通孔处形成金属连线层，图6和图7中未图示金属连线层的具体方式，这些金属连接层在测试的过程中连接到电性测试机台的测试管脚，在实际金属连线时，接触通孔会连接到其对应的测试管脚金属板(PAD)上，不会出现接触通孔浮空的情况。

作为示例，测试过程包括以下步骤：

(1)测试第一多晶硅栅5与有源区、第二多晶硅栅6与有源区、第三多晶硅栅7与有源区、第四多晶硅栅8与有源区两端的电容，得到电容值C1、C2、C3和C4；

(2)将C1与C2相减得到DC1，C3与C4相减得到DC2，将C1与C2相加得到MC1，C3与C4相加得到MC2，DC与MC的比值即对应其在X向或Y向偏移量。

作为示例，如图8所示，以X向偏移为例，假设零偏移的情况下，多晶硅栅和有源区的交叠面的长度为L，C1＝C0，C2＝C0，此时DC1＝0，MC1＝2C0，输出值为0，表明X向偏移量为0，没有套准误差；当向右偏移量为a时，C1＝C0*(L-a)/L，C2＝C0*(L+a)/L，此时DC1＝C0*(-2a/L)，MC1＝2C0，输出值为-a/L，即套准误差为向右的a/L倍的L长度。

作为示例，可在电性测试机台内部对数据进行算数运算，使得输出值即为套准误差值，以X向为例：W＝10000nm，L＝10000nm，当X向偏移为向左偏50nm时，初始输出值为50/100000＝0.0005，将此输出值乘以L，此时输出50，即为偏移量本身的值。

作为示例，套准偏移测试过程可与其它电性测试参数一起测试，无需增加额外的测试步骤。

需要说明的是，光刻机对事先制备好的光罩进行图形转移，将光罩上的图形复刻到晶圆的过程中，不仅可能有位置上的偏移，还可能出现复制到晶圆上的图形尺寸比光罩图形偏大或者偏小的情况，X向或者Y向的对称设计结构，偏大或偏小的图形尺寸误差对偏移误差的测试结果没有影响，即工艺制程中各层图形尺寸的偏差对测试结果没有影响。

综上所述，本实施例提供的晶圆允收测试结构的制作方法中，通过于有源区上形成X向排布的多晶硅栅和Y向排布的多晶硅栅，测量多晶硅栅与有源区之间的电容得到X向或Y向的套准偏移量，能够快速对所有晶圆片进行测试，而非选片测试；并且工艺制程中各层图形尺寸的偏差对测试结果没有影响，图形套刻过程中的旋转对测试没有影响；同时，该工艺兼容性好，与所有含CMOS工艺的平台兼容。

实施例二

请参阅图6至图8，本实施例提供一种晶圆允收测试结构，所述晶圆允收测试结构可由实施例一所述的制作方法制作而成，但不局限于实施例一中所述的制作方法。

所述晶圆允收结构包括半导体层、栅氧化层4、第一多晶硅栅5、第二多晶硅栅6、第三多晶硅栅7、第四多晶硅栅8、层间介质层10及多个接触通孔，其中，所述半导体层包括衬底1、阱区3及隔离层2，所述阱区3位于所述衬底1中，所述隔离层2位于所述阱区3中以在所述阱区3中隔离出有源区；所述栅氧化层4位于所述隔离层2周围的所述有源区上；所述第一多晶硅栅5、所述第二多晶硅栅6、所述第三多晶硅栅7及所述第四多晶硅栅8均位于所述栅氧化层4上，所述第一多晶硅栅5与所述第二多晶硅栅6在X方向上间隔排布于所述隔离层2的相对两侧，所述第三多晶硅栅7与所述第四多晶硅栅8在Y方向上间隔排布于所述隔离层2的相对两侧，所述第一多晶硅栅5、所述第二多晶硅栅6、所述第三多晶硅栅7及所述第四多晶硅栅8朝向所述隔离层2的一端均延伸至所述隔离层2上方；所述层间介质层10位于所述衬底上，所述层间介质层10覆盖所述第一多晶硅栅5、所述第二多晶硅栅6、所述第三多晶硅栅7、所述第四多晶硅栅8、所述有源区和所述隔离层2；多个所述接触通孔位于所述层间介质层10中且在垂直方向上贯穿所述层间介质层10，其中，所述多个接触通孔包括与所述有源区连接的第一接触通孔及至少四个间隔排布并分别与所述第一多晶硅栅5、所述第二多晶硅栅6、所述第三多晶硅栅7、所述第四多晶硅栅8连接的第二接触通孔。

作为示例，所述阱区3为第一导电类型。

作为示例，如图7所示，所述第一多晶硅栅5和所述第二多晶硅栅6基于所述隔离层2对称分布，所述第三多晶硅栅7和所述第四多晶硅栅8基于所述隔离层2对称分布，有源区和多晶硅栅的形状为矩形或矩形环，保证可能发生偏移的方向上有源区和多晶硅栅的平行。

作为示例，每一个多晶硅栅在非测试维度的尺寸有一定的长度以避免所述多晶硅栅的形状较窄造成制造工艺中窄图形形成不均匀的问题，在测试维度的尺寸应满足测试/计算需要，并能够兼容套准误差和图形关键尺寸偏移的影响。

作为示例，如图8所示，以X向排布的所述第一多晶硅栅5和所述第二多晶硅栅6为例，多晶硅栅的宽度W的范围为10～20微米(μm)，多晶硅栅位于有源区上方部分的长度L(即多晶硅栅与有源区的交叠面的长度)的范围为10～100μm。

作为示例，有源区在X向凸出于多晶硅栅的长度SL不低于2μm，有源区在Y向凸出于多晶硅栅的长度SW不低于2μm，多晶硅栅在X向凸出于有源区的长度LP不低于2μm，以避免边缘效应的影响。

作为示例，在X方向上所述第一多晶硅栅5和所述第二多晶硅栅6的距离间隔SP大于所述第三多晶硅栅7和所述第四多晶硅栅8的宽度，同样地，在Y方向上所述第三多晶硅栅7和所述第四多晶硅栅8的距离间隔大于所述第一多晶硅栅5和所述第二多晶硅栅6的宽度，避免多晶硅栅距离间隔不足在偏移时造成X向和Y向交叠影响电容测试。

作为示例，所述第一多晶硅栅5、所述第二多晶硅栅6、所述第三多晶硅栅7和所述第四多晶硅栅8侧壁分别设有保护层(未图示)的步骤，所述保护层包括但不限于二氧化硅层。

需要说明的是，本实施例仅列举所述第一多晶硅栅5、所述第二多晶硅栅6、所述第三多晶硅栅7和所述第四多晶硅栅8分别为一个的情况，并不以本实施例为限制，可以根据实际需求设置低于4个或超过4个多晶硅栅。

作为示例，所述第一多晶硅栅5、所述第二多晶硅栅6、所述第三多晶硅栅7、所述第四多晶硅栅8及所述有源区分别和所述层间介质层10之间设有第一导电类型重掺杂或第二导电类型重掺杂的接触层9，重掺杂的所述接触层9用以与所述接触通孔形成欧姆接触。较优地，所述接触层9采用和所述阱区3同一导电类型的第一导电类型离子注入形成，当然，也可以采用第二导电类型离子注入形成，因为电容主要集中在所述栅氧化层4区域，所述接触层9的导电类型对电容测试影响不大。

本实施例中，第一导电类型为N型，第二导电类型为P型；再其它实施例中，也可以第一导电类型为P型，第二导电类型为N型。

作为示例，所述第二接触通孔包括接触通孔一11、接触通孔二12、接触通孔三13及接触通孔四14，所述接触通孔一11通过所述接触层9与所述第一多晶硅栅5连接，所述接触通孔二12通过所述接触层9与所述第二多晶硅栅6连接，所述接触通孔三13通过所述接触层9与所述第三多晶硅栅7连接，所述接触通孔四14通过所述接触层9与所述第四多晶硅栅8连接；所述第一接触通孔包括接触通孔五15，所述接触通孔五15通过所述接触层9与所述有源区连接。

作为示例，每一个接触通孔与所述有源区的边界及多晶硅栅的边界设有一定的距离以避免电容测试中存在误差，较优地，接触通孔与有源区的边界及多晶硅栅的边界的距离大于1μm。

须知，本实施例的各尺寸为基于180nm制程的建议尺寸，在实际生产制造中其它工艺平台尺寸在此基础上可以作相应调整，满足需求的其它设计尺寸亦属于本发明所述的范畴。

作为示例，所述接触通孔五15的个数优选四个及其以上，在套准偏移测试过程中，能够同时测量第一多晶硅栅5、第二多晶硅栅6、第三多晶硅栅7、第四多晶硅栅8与有源区之间的电容，同时测量X向和Y向的套准误差，提高测试效率。当然，X向或Y向的测试结构可独立设置，不影响测试结果。

作为示例，所述接触通孔一11、所述接触通孔二12、所述接触通孔三13、所述接触通孔四14和所述接触通孔五15的数量根据实际需求设置，不以本实施例为限制。

作为示例，每一个接触通孔处设有金属连线层，图6和图7中未图示金属连线层的具体方式，这些金属连接层在测试的过程中连接到电性测试机台的测试管脚，在实际金属连线时，接触通孔会连接到其对应的测试管脚金属板(PAD)上，不会出现接触通孔浮空的情况。

作为示例，所述晶圆允收测试结构形成于晶圆的切割道内，不占用集成芯片的面积。

综上所述，本发明的晶圆允收测试结构及制作方法中，通过于有源区上形成X向排布的多晶硅栅和Y向排布的多晶硅栅，测量多晶硅栅与有源区之间的电容得到X向或Y向的套准偏移量，能够快速对所有晶圆片进行测试，而非选片测试；并且工艺制程中各层图形尺寸的偏差对测试结果没有影响，图形套刻过程中的旋转对测试没有影响；同时，该结构工艺兼容性好，与所有含CMOS工艺的平台兼容，且晶圆可受度测试过程可与其它电性测试参数一起测试，无需增加额外的测试步骤。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种晶圆允收测试结构的制作方法，其特征在于，包括以下步骤：

提供一半导体层，所述半导体层包括衬底、阱区及隔离层，所述阱区位于所述衬底中，所述隔离层位于所述阱区中以在所述阱区中隔离出有源区；

于所述隔离层周围的所述有源区上形成栅氧化层；

于所述栅氧化层上形成第一多晶硅栅、第二多晶硅栅、第三多晶硅栅及第四多晶硅栅，所述第一多晶硅栅与所述第二多晶硅栅在X方向上间隔排布于所述隔离层的相对两侧，所述第三多晶硅栅与所述第四多晶硅栅在Y方向上间隔排布于所述隔离层的相对两侧，所述第一多晶硅栅、所述第二多晶硅栅、所述第三多晶硅栅及所述第四多晶硅栅朝向所述隔离层的一端均延伸至所述隔离层上方；

于所述衬底上形成层间介质层，所述层间介质层覆盖所述第一多晶硅栅、所述第二多晶硅栅、所述第三多晶硅栅、所述第四多晶硅栅、所述有源区和所述隔离层；

于所述层间介质层中形成多个接触通孔，所述接触通孔在垂直方向上贯穿所述层间介质层，其中，所述多个接触通孔包括与所述有源区连接的第一接触通孔及至少四个间隔排布并分别与所述第一多晶硅栅、所述第二多晶硅栅、所述第三多晶硅栅、所述第四多晶硅栅连接的第二接触通孔。

2.根据权利要求1所述的晶圆允收测试结构的制作方法，其特征在于：在形成所述层间介质层之前，还包括于所述第一多晶硅栅、所述第二多晶硅栅、所述第三多晶硅栅、所述第四多晶硅栅及所述有源区的表面形成第一导电类型重掺杂或第二导电类型重掺杂接触层的步骤，所述第一接触通孔通过所述接触层与所述有源区连接，所述第二接触通孔分别通过所述接触层与所述第一多晶硅栅、所述第二多晶硅栅、所述第三多晶硅栅和所述第四多晶硅栅连接。

3.根据权利要求1所述的晶圆允收测试结构的制作方法，其特征在于：所述第一接触通孔的数量不少于四个，多个所述第一接触通孔间隔排布。

4.根据权利要求1所述的晶圆允收测试结构的制作方法，其特征在于：在对准状态下，所述第一多晶硅栅和所述第二多晶硅栅基于所述隔离层对称分布，所述第三多晶硅栅和所述第四多晶硅栅基于所述隔离层对称分布。

5.根据权利要求4所述的晶圆允收测试结构的制作方法，其特征在于：在X方向上所述第一多晶硅栅和所述第二多晶硅栅之间的间隔距离大于所述第三多晶硅栅和所述第四多晶硅栅的宽度，在Y方向上所述第三多晶硅栅和所述第四多晶硅栅之间的间隔距离大于所述第一多晶硅栅和所述第二多晶硅栅的宽度。

6.一种晶圆允收测试结构，其特征在于，包括：

半导体层，所述半导体层包括衬底、阱区及隔离层，所述阱区位于所述衬底中，所述隔离层位于所述阱区中以在所述阱区中隔离出有源区；

栅氧化层，位于所述隔离层周围的所述有源区上；

第一多晶硅栅、第二多晶硅栅、第三多晶硅栅及第四多晶硅栅，所述第一多晶硅栅、所述第二多晶硅栅、所述第三多晶硅栅及所述第四多晶硅栅均位于所述栅氧化层上，所述第一多晶硅栅与所述第二多晶硅栅在X方向上间隔排布于所述隔离层的相对两侧，所述第三多晶硅栅与所述第四多晶硅栅在Y方向上间隔排布于所述隔离层的相对两侧，所述第一多晶硅栅、所述第二多晶硅栅、所述第三多晶硅栅及所述第四多晶硅栅朝向所述隔离层的一端均延伸至所述隔离层上方；

层间介质层，位于所述衬底上，所述层间介质层覆盖所述第一多晶硅栅、所述第二多晶硅栅、所述第三多晶硅栅、所述第四多晶硅栅、所述有源区和所述隔离层；

多个接触通孔，位于所述层间介质层中且在垂直方向上贯穿所述层间介质层，其中，所述多个接触通孔包括与所述有源区连接的第一接触通孔及至少四个间隔排布并分别与所述第一多晶硅栅、所述第二多晶硅栅、所述第三多晶硅栅、所述第四多晶硅栅连接的第二接触通孔。

7.根据权利要求6所述的晶圆允收测试结构，其特征在于：还包括第一导电类型重掺杂或第二导电类型重掺杂的接触层，所述接触层位于所述第一多晶硅栅、所述第二多晶硅栅、所述第三多晶硅栅、所述第四多晶硅栅及所述有源区的上表面，所述第一接触通孔通过所述接触层与所述有源区连接，所述第二接触通孔分别通过所述接触层与所述第一多晶硅栅、所述第二多晶硅栅、所述第三多晶硅栅和所述第四多晶硅栅连接。

8.根据权利要求6所述的晶圆允收测试结构，其特征在于：所述第一接触通孔的数量不少于四个，多个所述第一接触通孔间隔排布。

9.根据权利要求6所述的晶圆允收测试结构，其特征在于：在对准状态下，所述第一多晶硅栅和所述第二多晶硅栅基于所述隔离层对称分布，所述第三多晶硅栅和所述第四多晶硅栅基于所述隔离层对称分布。

10.根据权利要求9所述的晶圆允收测试结构，其特征在于：在X方向上所述第一多晶硅栅和所述第二多晶硅栅之间的间隔距离大于所述第三多晶硅栅和所述第四多晶硅栅的宽度，在Y方向上所述第三多晶硅栅和所述第四多晶硅栅之间的间隔距离大于所述第一多晶硅栅和所述第二多晶硅栅的宽度。

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