CN219642834U - 半导体器件 - Google Patents

Abstract

本实用新型公开了一种半导体器件，包括衬底、第一电介质层、多个第一对准标记、第二电介质层、以及多个第二对准标记。第一电介质层设置在衬底上，第一对准标记设置在第一电介质层内，第一对准标记的顶面与第一电介质层的顶面共平面。第二电介质层设置在第一电介质层上。第二对准标记相互分隔地设置在第二电介质层内，各第二对准标记具有阶梯状结构，其中，第二对准标记的底面物理性接触平面。如此，第一对准标记、第二对准标记之间不会相互干扰，以确保所述半导体器件内的互连结构得以设置在预计的位置。

Description

半导体器件

技术领域

本实用新型总体上涉及一种半导体器件，更具体地，涉及一种具有对准标记的半导体器件。

背景技术

微影工艺(photolithography)是制造半导体器件的重要步骤，其利用曝光和显影将光刻胶层上的设计图案转移至光刻胶层，然后用光刻胶层作为蚀刻掩模对其下方的材料层进行蚀刻，从而将所述设计图案再往下转移至所述材料层中，制作出电路结构。半导体制作工艺即藉由重复进行沉积、微影和蚀刻工艺，逐层架构出半导体器件的集成电路结构。然而，随着电路图案设计越来越细致紧密，上下层电路结构之间的对准(alignment)规范也越来越严苛，稍有对准偏移即可能导致集成电路结构的接触异常、短路或断线等缺陷，因此，对准标记相关制作工艺与设计上还待进一步改良以有效提升半导体器件的效能及可靠度。

实用新型内容

本实用新型的目的是提供一种半导体器件，通过形成具有阶梯状结构的对准标记，确保所形成在其他区域的互连结构能形成在预计的位置。据此，本实用新型的半导体器件得以具有结构完整、操作表现优化等优点。

实用新型为了实现上述目的，本实用新型提供了一种半导体器件，包括衬底、第一电介质层、多个第一对准标记、第二电介质层、以及多个第二对准标记。所述第一电介质层设置在所述衬底上。所述第一对准标记设置在所述第一电介质层内，所述第一对准标记的顶面与所述第一电介质层的顶面共平面。所述第二电介质层设置在所述第一电介质层上。所述第二对准标记相互分隔地设置在所述第二电介质层内，各所述第二对准标记具有阶梯状结构，其中，所述第二对准标记的底面物理性接触所述平面。

可选的，各所述第二对准标记的底面仅物理性接触单一材料。

可选的，所述第二对准标记中至少一个设置在相邻的两个所述第一对准标记之间并物理性接触所述第一电介质层的所述顶面。

可选的，所述第二对准标记中至少一个与各所述第一对准标记交替排列，并在垂直方向上不重叠各所述第一对准标记。

可选的，所述第二对准标记中至少另一个在垂直方向上分别与所述第一对准标记中的一个重叠并物理性接触所述第一对准标记的所述顶面。

可选的，所述第二对准标记中的所述至少一个包括彼此相连的多个阶梯状结构。

可选的，所述第二对准标记中至少一个在垂直方向上与所述第一对准标记中的一个重叠并物理性接触所述第一对准标记的所述顶面。

可选的，多个所述第一对准标记设置在相邻的两个所述第二对准标记之间，所述多个第一对准标记的顶面接触的材料相同。

附图说明

图1绘示本实用新型第一实施例中半导体器件的剖面示意图。

图2至图4绘示本实用新型第一实施例中半导体器件的制作方法的示意图，其中

图2为半导体器件在形成金属层后的剖面示意图；

图3为半导体器件在进行蚀刻制作工艺后的剖面示意图；以及

图4为半导体器件在进行修整-蚀刻工艺后的剖面示意图。

图5绘示本实用新型第二实施例中半导体器件的剖面示意图。

图6绘示本实用新型第三实施例中半导体器件的剖面示意图。

图7绘示本实用新型第四实施例中半导体器件的剖面示意图。

图8及图9绘示本实用新型第五实施例中半导体器件的剖面示意图，其中

图8为本实用新型第五实施例中半导体器件的剖面示意图；以及

图9为本实用新型第五实施例中另一半导体器件的剖面示意图。

图10绘示本实用新型第六实施例中半导体器件的剖面示意图。

图11至图12绘示本实用新型优选实施例中半导体器件的量测方法的示意图，其中

图11为半导体器件的量测方法的步骤示意图；以及

图12为半导体器件在进行检测步骤的示意图。

其中，附图标记说明如下：

10、20、30、40、50、50a、60半导体器件

70 半导体结构

72 第一半导体结构

74 第二半导体结构

100 衬底

102 电介质层

104 电介质层

106 蚀刻停止层

108 第一电介质层

108a 顶面

110 第一对准标记

110a 顶面

114 第二电介质层

116 第二对准标记

116a、116b、116c 台阶

118 金属层

118a 顶面

118b 低洼顶面

120、122 掩模层

124 台阶

126、136、146、146a、146b第二对准标记

156、158、166、166a、166b第二对准标记

176 第一阶梯状结构

178 第二阶梯状结构

A1 第一讯号

A2 第二讯号

A3 第三讯号

E1 第一蚀刻工艺

E2 修整-蚀刻工艺

H1、H2、H3 高度

S1、S2 步骤

W1、W2、W3 宽度

具体实施方式

为使熟悉本实用新型所属技术领域的一般技术者能进一步了解本实用新型，下文特列举本实用新型的数个优选实施例，并配合所附的图示，详细说明本实用新型的技术方案以及所欲达成的功效。本实用新型所属领域的技术人员能在不脱离本实用新型的精神下，参考以下所举实施例，而将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。

图1绘示本实用新型第一实施例中半导体器件10的剖面示意图。半导体器件10包括衬底100，例如是硅衬底(silicon substrate)、含硅衬底(silicon-containingsubstrate)、外延硅衬底(epitaxial silicon substrate)、绝缘体上硅衬底(silicon-on-insulator substrate)或其他合适的材料所构成的衬底，但不以此为限。衬底100上依序设置电介质层102、电介质层104、蚀刻停止层106及第一电介质层108。需注意的是，衬底100上设置多个第一对准标记(alignment mark)110，相互分隔地设置在第一电介质层108、蚀刻停止层106及部分的电介质层104内，使得第一对准标记110的顶面110a与第一电介质层108的顶面108a共平面108a/110a。并且，衬底100上还设置第二电介质层114及多个第二对准标记116。第二电介质层114设置在第一电介质层108上，第二对准标记116则相互分隔地设置在第二电介质层114内。其中，第二对准标记116位在第一对准标记110与第一电介质层108的共平面108a/110a上，并分别具有阶梯状结构。在本实施例中，第二对准标记116物理性接触第一电介质层108的顶面108a，且不重叠下方的多个第一对准标记110，如图1所示。也就是说，多个第一对准标记110设置在相邻的两个第二对准标记116之间而使其顶面110a仅接触第二电介质层114。

电介质层102、电介质层104、蚀刻停止层106、第一电介质层108及第二电介质层114分别包括一电介质材料，如氧化硅(SiO₂)、氮化硅(SiN)、氮氧化硅(SiON)或碳氮化硅(SiCN)等，第一对准标记110及第二对准标记116例如包括钨(W)、铜(Cu)、铝(Al)、钛(Ti)、钽(Ta)或其他适合的低电阻值金属材料，但不以此为限。在本实施例中，电介质层102及蚀刻停止层106优选地包括相同材料如氮化硅，而电介质层104、第一电介质层108及第二电介质层114优选地包括不同于电介质层102及蚀刻停止层106的相同材料如氧化硅，但不以此为限。

详细来说，第二对准标记116的所述阶梯状结构包括多个台阶116a、116b、116c，台阶116a、116b、116c的具体数量可依照实际器件需求调整，不以图1所示者为限。在一实施例中，由下而上依序设置的各台阶116a、116b、116c在水平方向(即平行于衬底100的顶面的方向)上的宽度W1、W2、W3逐个递减，及/或各台阶116a、116b、116c在垂直方向(即垂直于衬底100的所述顶面的方向)上的高度H1、H2、H3可选择彼此相同、或彼此皆不相同，但不以此为限。

在此设置下，第一对准标记110及第二对准标记116在本实施例的半导体器件10中的设置位置互不重叠，而不会相互干扰。其中，第一对准标记110系作为半导体器件10的零层标记或外部标记(outer mark)，用来对准在后续制作工艺中所需形成的其他对准标记(未绘示)，第二对准标记116则作为半导体器件10的内部标记(inner mark)，用来确保后续形成的互连结构得以形成在预计的位置。由此，本实施例的半导体器件10得以获得相对位置较为精确的互连结构(interconnection,未绘示)，进而优化半导体器件10的操作表现。

为能使本实用新型所属技术领域的一般技术者轻易了解本实用新型的半导体器件10，下文将进一步针对本实用新型的半导体器件10的制作方法进行说明。

请参阅图2至图4所示，为本实用新型第一实施例的半导体器件10的制作方法的示意图。首先，如图2所示，提供衬底100，在衬底100上依序形成电介质层102、电介质层104、蚀刻停止层106及第一电介质层108。接着，通过掩模层(未绘示)进行蚀刻制作工艺，在第一电介质层108中形成多个穿孔(未绘示)，其中，各所述穿孔依序贯穿第一电介质层108及蚀刻停止层106，而部分暴露出电介质层104。然后，完全移除所述掩模层，并在所述穿孔内填满金属材料，例如包括钨、铜、铝、钛、钽或其他适合的低电阻值金属材料，以形成第一对准标记110。在一实施例中，第一对准标记110的制作可整合在其他区域内的互连结构的制作工艺中，例如是整合在同样形成在电介质层102、电介质层104、蚀刻停止层106及第一电介质层108内的互连结构的制作工艺内，但不以此为限。然后，在第一对准标记110及第一电介质层108上形成金属层118，整体性地覆盖在衬底100上。金属层118例如同样包括钨、铜、铝、钛、钽或其他适合的低电阻值金属材料，但不以此为限。

请参阅图3所示，在衬底100上形成掩模层120，部分覆盖金属层118以显露出一部分的金属层118的顶面118a，并且，通过掩模层120作为蚀刻屏蔽进行第一蚀刻工艺E1(例如干蚀刻及/或湿蚀刻工艺)，部分移除显露的金属层118，获得低洼顶面118b。低洼顶面118b在所述垂直方向上低于金属层118的顶面118a。在一实施例中，第一蚀刻工艺E1优选包括非等向性蚀刻工艺，但不以此为限。

请参阅图4所示，对金属层118进行修整-蚀刻(trim-etching)工艺E2。细部来说，修整-蚀刻工艺E2包括步骤(a)，修整图3所示的掩模层120，形成整体尺寸(包括长、宽、及/或高)缩小的掩模层122，同时显露出另一部分的金属层118的顶面118a及低洼顶面118b，以及，步骤(b)通过掩模层122作为蚀刻屏蔽进行第二蚀刻工艺(例如干蚀刻及/或湿蚀刻工艺)，继续向下部分移除显露的金属层118，以在金属层118上形成一个台阶124。在此操作下，循环进行所述步骤(a)和所述步骤(b)，即可形成如图1所示的第二对准标记116的多个台阶116a、116b、116c。在一实施例中，所述第二蚀刻工艺优选包括非等向性蚀刻工艺，但不以此为限。

后续，在形成第二对准标记116的所述阶梯状结构之后，再形成第二电介质层114覆盖在所述阶梯状结构上，并加以平坦化。由此，即可完成本实施例的半导体器件10。本领域者应可轻易理解通过调整前述第一蚀刻工艺E1及/或修整-蚀刻工艺E2的蚀刻条件，如蚀刻时间、蚀刻选择等，即可使所述阶梯状结构的各台阶具有多种差异，以符合实际器件需求。举例来说，在一实施例中，通过调整各循环中修整-蚀刻工艺E2的蚀刻时间，台阶116a、116b、116c在所述垂直方向上的高度H1、H2、H3可彼此皆不相同。在另一实施例中，预先在第一蚀刻工艺E1前，先对预计设置所述阶梯状结构的区域进行至少一蚀刻工艺，在至少部分的所述区域内形成阶梯高度差，即可使所述阶梯状结构两侧的台阶互不等高(未绘示)，但不以此为限。

本实用新型所属技术领域的一般技术者应可轻易了解，在能满足实际产品需求的前提下，本实用新型的半导体器件及其制作方法亦可能有其它态样或可以其他手段达成，并不限于前述。下文将进一步针对本实用新型的半导体器件的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本实用新型的各实施例中相同之组件系以相同之标号进行标示，以利于各实施例间互相对照。

请参阅图5所示，所绘示者为本实用新型第二实施例中半导体器件20的剖面示意图。本实施例的半导体器件20与前述第一实施例的半导体器件10具有大体上相同的结构，相同之处容不再赘述。本实施例的半导体器件20与前述第一实施例的半导体器件10的差异处在于，多个第二对准标记126及多个第一对准标记110在所述水平方向上交替排列。

细部来说，在本实施例中，第二对准标记126同样物理性接触第一电介质层108的顶面108a，且不重叠下方的第一对准标记110。并且，第二对准标记126及第一对准标记110系以一个第二对准标记126相邻一个第一对准标记110的方式重复排列地设置在第二电介质层114内，使得各第一对准标记110位在任两相邻的第二对准标记126之间，如图5所示。

在此设置下，本实施例的第一对准标记110及第二对准标记126同样不会相互干扰，以分别作为零层标记/外部标记及内部标记，确保后续形成的互连结构得以形成在预计的位置。由此，本实施例的半导体器件20同样得以获得相对位置精确的互连结构，进而优化半导体器件20的操作表现。

请参阅图6所示，所绘示者为本实用新型第三实施例中半导体器件30的剖面示意图。本实施例的半导体器件30与前述第一实施例的半导体器件10具有大体上相同的结构，相同之处容不再赘述。本实施例的半导体器件30与前述第一实施例的半导体器件10的差异处在于，各个第二对准标记136在所述垂直方向上分别重叠各个第一对准标记110，并物理性接触各个第一对准标记110的顶面110a而不接触第一电介质层108的顶面108a。

细部来说，各个第二对准标记136及各个第一对准标记110系通过彼此中线对准的方式而在所述垂直方向上重叠设置，使得位在上方的各个第二对准标记136仅接触第一对准标记110的顶面110a，而位在下方的各个第一对准标记110同时接触第二对准标记136及第二电介质层114。也就是说，各个第一对准标记110在所述水平方向的表面积大于设置在其正上方的第二对准标记126的底面积，如图6所示。

在此设置下，由于各个第一对准标记110位在两相对端部的顶面不被第二对准标记136覆盖，如此，本实施例的第一对准标记110及第二对准标记136同样不会相互干扰，以分别作为零层标记/外部标记及内部标记，确保后续形成的互连结构得以形成在预计的位置。由此，本实施例的半导体器件30同样得以设置相对位置精确的互连结构，进而优化半导体器件30的操作表现。

请参阅图7所示，所绘示者为本实用新型第四实施例中半导体器件40的剖面示意图。本实施例的半导体器件40与前述第一实施例的半导体器件10具有大体上相同的结构，相同之处容不再赘述。本实施例的半导体器件40与前述第一实施例的半导体器件10的差异处在于，本实施例的多个第二对准标记146中，至少一个第二对准标记146a在所述垂直方向上与第一对准标记110中的一个重叠，至少另一个第二对准标记146b在所述垂直方向上不与任何的第一对准标记110重叠。

细部来说，各个第二对准标记146a直接位在各个第一对准标记110上而仅接触第一对准标记110的顶面110a，并显露出其下方第一对准标记110位在两相对端部的顶面110a；各个第二对准标记146b则在所述水平方向上与各第一对准标记110交替排列，其系位在相邻的两个第一对准标记110之间，并物理性接触第一电介质层108的顶面108a。

在此设置下，本实施例的第一对准标记110及第二对准标记146同样不会相互干扰，以分别作为零层标记或外部标记，及内部标记，确保后续形成的互连结构得以形成在预计的位置。由此，本实施例的半导体器件40同样得以设置相对位置精确的互连结构，进而优化半导体器件40的操作表现。

请参阅图8及图9所示，所绘示者为本实用新型第五实施例中半导体器件50、50a的剖面示意图。本实施例的半导体器件50、50a与前述第一实施例的半导体器件10具有大体上相同的结构，相同之处容不再赘述。本实施例的半导体器件50、50a与前述第一实施例的半导体器件10的差异处在于，多个第二对准标记156或多个第二对准标记158在所述垂直方向上不重叠第一对准标记110，并在所述水平方向上设置在相邻的两个第一对准标记110之间。

细部来说，第二对准标记156、158位在第一电介质层108上而仅物理性接触其顶面108a。其中，位在相邻的两个第一对准标记110之间的多个第二对准标记156例如系彼此相互分隔，使得第一电介质层108的部分顶面108a自相邻的两个第二对准标记156之间显露出，如图8所示。另一方面，位在相邻的两个第一对准标记110之间的多个第二对准标记158例如系彼此相连，或者，也可视为同时包括多个阶梯状结构的单一个第二对准标记158，如图9所示。

在此设置下，本实施例的第一对准标记110及第二对准标记156/158同样不会相互干扰，以分别作为零层标记/外部标记及内部标记，确保后续形成的互连结构得以形成在预计的位置。由此，本实施例的半导体器件50/50a同样得以设置相对位置精确的互连结构，进而优化半导体器件50/50a的操作表现。

请参阅图10所示，所绘示者为本实用新型第六实施例中半导体器件60的剖面示意图。本实施例的半导体器件60与前述第一实施例的半导体器件10具有大体上相同的结构，相同之处容不再赘述。本实施例的半导体器件60与前述第一实施例的半导体器件10的差异处在于，本实施例的多个第二对准标记166中，至少一个第二对准标记166a在所述垂直方向上与第一对准标记110中的一个重叠，而至少另一个第二对准标记166b在所述垂直方向上不与任何的第一对准标记110重叠。

细部来说，一个或多个第二对准标记166a系位在同一个第一对准标记110上而仅接触第一对准标记110的顶面110a，并至少显露出其下方第一对准标记110位在两相对端部的顶面110a。并且，一个或多个第二对准标记166b则系位在相邻的两个第一对准标记110之间，并物理性接触第一电介质层108的顶面108a。

在此设置下，本实施例的第一对准标记110及第二对准标记166同样不会相互干扰，以分别作为零层标记/外部标记及内部标记，确保后续形成的互连结构得以形成在预计的位置。由此，本实施例的半导体器件60同样得以设置相对位置精确的互连结构，进而优化半导体器件60的操作表现。

整体来说，本实用新型的半导体器件包括设置在下方的多个第一对准标记，及具有阶梯状结构的多个第二对准标记，所述第一对准标记及所述第二对准标记分别设置在依序堆叠的第一电介质层及第二电介质层内。在本实用新型中，所述第二对准标记的底面物理性接触所述第一对准标记及所述第一电介质层的共平面，使得各所述第二对准标记仅物理性接触单一材料，例如是第一对准标记的金属材料或是第一电介质层的电介质材料等。如此，各所述第一对准标记、各所述第二对准标记之间不会相互干扰，以确保所述半导体器件内的互连结构得以设置在预计的位置。

此外，本实用新型的半导体器件还可应用在半导体检测上，通过检测机台(未绘示)检测所述半导体器件内的组件的材质差异性，以测得对准标记在所述半导体器件内的位置。请参阅图11及图12所示，图11至图12绘示本实用新型优选实施例中半导体器件的量测方法的示意图。

在本实施例中，半导体器件的量测方法包括但不限于以下步骤。首先，如图11及图12所示，提供半导体结构70(步骤S1)，半导体结构70进一步包括第一半导体结构72及第二半导体结构74，但不以此为限。第一半导体结构72及第二半导体结构74皆包括衬底100、多个第一对准标记110以及多个阶梯状结构176、178。其中，第一半导体结构72例如包括如前述第二实施例所示的结构(如图5所示)，其细部包括衬底100、设置在衬底100上的多个第一对准标记110、以及设置在第一对准标记110上方的多个第一阶梯状结构176。多个第一阶梯状结构176不重叠下方的第一对准标记110，并且分别设置在相邻的两个第一对准标记110之间。而第二半导体结构74则例如包括如前述第三实施例所示的结构(如图6所示)，其细部包括衬底100、设置在衬底100上的多个第一对准标记110、以及设置在第一对准标记110上方的多个第二阶梯状结构178。多个第二阶梯状结构178在所述垂直方向上分别重叠各个第一对准标记110，并物理性接触各个第一对准标记110的顶面110a。

然后，检测半导体结构70(步骤S2)，系通过检测机台(未绘示)量测出半导体结构70内具有材质差异性的位置并产生相应的讯号，例如是第一对准标记110(包括金属材质)与衬底100(包括半导体材质或电介质材质)邻接的位置、及/或第一阶梯状结构176/第二阶梯状结构178(包括金属材质)与衬底100(包括半导体材质或电介质材质)邻接的位置。如图12所示，步骤S2细部包括通过所述检测机台检测第一半导体结构72，以及通过所述检测机台检测第二半导体结构74。其中，对于第一半导体结构72，所述检测机台系对应衬底100上的各第一对准标记110的两相对侧而分别产生一峰值，并由两相对侧的所述两峰值而得到第一讯号A1，并且还对应各第一阶梯状结构176产生另一峰值，得到第二讯号A2。此外，对于第二半导体结构74，所述检测机台还对应衬底100上的各第二阶梯状结构178产生连续峰值，得到第三讯号A3。由此，藉由量测第一讯号A1、第二讯号A2及第三讯号A3即可定义出第一半导体结构72中衬底100上的第一对准标记110及/或第一阶梯状结构176相对于衬底100的位置，以及第二半导体结构74中衬底100上的第一对准标记110及/或第二阶梯状结构178相对于衬底100的位置，使得本实施例的量测方法得以准确地得到第一对准标记110、第一阶梯状结构176及第二阶梯状结构178在半导体结构70内的位置。

需说明的是，由于在第二半导体结构74中，各第二阶梯状结构178分别重叠衬底100上的各个第一对准标记110，第三讯号A3的峰值强度明显不同于第二讯号A2的峰值强度，如图12所示。由此，在一实施例中，前述半导体器件的量测方法还可额外包括一过滤步骤(未绘示)，结合第一讯号A1、第二讯号A2及第三讯号A3而得到过滤讯号(未绘示)，并通过所述过滤讯号排除结构重叠的第一对准标记110或第二阶梯状结构178，更为细致得定义出衬底100上的结构不重叠的第一对准标记110在衬底100上的位置，以提升所述量测方法的准确性。

以上所述仅为本实用新型的优选实施例而已，并不用于限制本实用新型，对于本领域的技术人员来说，本实用新型可以有各种更改和变化。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims (8)

1.一种半导体器件，其特征在于，包括：

衬底；

第一电介质层，设置在所述衬底上；

多个第一对准标记，设置在所述第一电介质层内，所述第一对准标记的顶面与所述第一电介质层的顶面共平面；

第二电介质层，设置在所述第一电介质层上；以及

多个第二对准标记，相互分隔地设置在所述第二电介质层内，各所述第二对准标记具有阶梯状结构，其中，所述第二对准标记的底面物理性接触所述平面。

2.根据权利要求1所述的半导体器件，其特征在于，各所述第二对准标记的底面仅物理性接触单一材料。

3.根据权利要求2所述的半导体器件，其特征在于，所述第二对准标记中至少一个设置在相邻的两个所述第一对准标记之间并物理性接触所述第一电介质层的所述顶面。

4.根据权利要求2所述的半导体器件，其特征在于，所述第二对准标记中至少一个与各所述第一对准标记交替排列，并在垂直方向上不重叠各所述第一对准标记。

5.根据权利要求3所述的半导体器件，其特征在于，所述第二对准标记中至少另一个在垂直方向上分别与所述第一对准标记中的一个重叠并物理性接触所述第一对准标记的所述顶面。

6.根据权利要求3所述的半导体器件，其特征在于，所述第二对准标记中的所述至少一个包括彼此相连的多个阶梯状结构。

7.根据权利要求2所述的半导体器件，其特征在于，所述第二对准标记中至少一个在垂直方向上与所述第一对准标记中的一个重叠并物理性接触所述第一对准标记的所述顶面。

8.根据权利要求2所述的半导体器件，其特征在于，多个所述第一对准标记设置在相邻的两个所述第二对准标记之间，所述多个第一对准标记的顶面接触的材料相同。