CN114628503B - 半导体结构及半导体结构的制作方法 - Google Patents

半导体结构及半导体结构的制作方法 Download PDF

Info

Publication number
CN114628503B
CN114628503B CN202210462528.5A CN202210462528A CN114628503B CN 114628503 B CN114628503 B CN 114628503B CN 202210462528 A CN202210462528 A CN 202210462528A CN 114628503 B CN114628503 B CN 114628503B
Authority
CN
China
Prior art keywords
layer
alignment mark
region
sub
isolation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202210462528.5A
Other languages
English (en)
Other versions
CN114628503A (zh
Inventor
薛东
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Changxin Jidian Beijing Memory Technologies Co Ltd
Original Assignee
Changxin Memory Technologies Inc
Changxin Jidian Beijing Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc, Changxin Jidian Beijing Memory Technologies Co Ltd filed Critical Changxin Memory Technologies Inc
Priority to CN202210462528.5A priority Critical patent/CN114628503B/zh
Priority to US17/806,361 priority patent/US20230352420A1/en
Publication of CN114628503A publication Critical patent/CN114628503A/zh
Priority to TW111124585A priority patent/TWI807895B/zh
Application granted granted Critical
Publication of CN114628503B publication Critical patent/CN114628503B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7838—Field effect transistors with field effect produced by an insulated gate without inversion channel, e.g. buried channel lateral MISFETs, normally-on lateral MISFETs, depletion-mode lateral MISFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Bipolar Transistors (AREA)

Abstract

本公开提供了一种半导体结构及半导体结构的制作方法，涉及半导体技术领域，半导体结构包括互连线层，互连线层包括第一区域和第二区域，第一区域上包括第一对准标记；隔离结构设置在互连线层的第二区域上；再分布层随形覆盖互连线层的第一区域和隔离结构，再分布层包括第二对准标记，第二对准标记位于第一对准标记上方。在本公开的半导体结构中，部分再分布层覆盖第一对准标记形成第二对准标记，第一对准标记的形貌转移到第二对准标记，第二对准标记相对第一对准标记的偏差较小，进行封装过程中，可以通过探针对再分布层的第二对准标记进行识别，便于对半导体结构进行量测和定位封装，提高了半导体结构的定位精度。

Description

半导体结构及半导体结构的制作方法
技术领域
本公开涉及半导体技术领域，尤其涉及一种半导体结构及半导体结构的制作方法。
背景技术
半导体封装向小型化、高集成度和多功能性方向发展，对于半导体封装的可靠性的要求越来越高。为了确保封装效果，在后段制程中，为了降低连线复杂度，通常在半导体结构的前段制程中，在半导体结构上形成对准标记，通过探针检测对准标记，以提升制程封装过程的可靠性。
但是，后段制程中，可能会在前段制程的半导体结构上覆盖多层材料层，前段制程中的半导体结构的对准标记的形貌需要经过多次转移，导致对准标记的形貌发生极大变化，影响探针检测的精确度。
发明内容
以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本公开提供了一种半导体结构及半导体结构的制作方法。
本公开的第一方面提供了一种半导体结构，所述半导体结构包括：
互连线层，所述互连线层包括第一区域和第二区域，所述互连线层的第一区域包括第一对准标记；
隔离结构，所述隔离结构设置在所述互连线层的第二区域；
再分布层，所述再分布层随形覆盖所述互连线层的第一区域和所述隔离结构，所述再分布层包括第二对准标记，所述第二对准标记位于所述第一对准标记的上方。
其中，所述第一区域与所述第二区域相邻，所述再分布层覆盖所述隔离结构的侧壁。
其中，所述半导体结构还包括：
介质层，所述介质层设置在所述互连线层的第一区域，所述介质层位于所述互连线层与所述再分布层之间，所述介质层的厚度小于预设阈值。
其中，所述半导体结构还包括：
阻挡层，所述阻挡层至少覆盖所述隔离结构的顶部。
其中，所述阻挡层随形覆盖所述互连线层的第一区域和所述隔离结构，所述阻挡层位于所述再分布层的下方。
其中，所述半导体结构包括功能区域，所述互连线层的第一区域与所述功能区域电性隔离。
其中，所述第一对准标记包括多个第一子标记，所述第二对准标记包括多个第二子标记；
相邻的所述第一子标记之间的间距为第一间距，相邻的所述第二子标记之间的间距为第二间距，所述第二间距为所述第一间距的80%-98%。
本公开的第二方面提供了一种半导体结构的制作方法，所述半导体结构的制作方法包括：
提供第一结构，所述第一结构包括互连线层以及隔离结构，所述互连线层包括第一区域和第二区域，所述互连线层的第一区域形成有第一对准标记，所述隔离结构形成于所述互连线层的第二区域；
形成再分布层，所述再分布层随形覆盖所述互连线层的第一区域和所述隔离结构，部分所述再分布层在所述第一对准标记的上方形成第二对准标记。
其中，所述第一对准标记包括多个第一子标记，所述第二对准标记包括多个第二子标记；
相邻的所述第一子标记之间的间距为第一间距，相邻的所述第二子标记之间的间距为第二间距，所述第二间距为所述第一间距的80%-98%。
其中，提供第一结构，包括：
提供互连线层；
形成初始隔离层，所述初始隔离层覆盖所述互连线层；
去除位于所述互连线层的第一区域中的全部所述初始隔离层，暴露出所述第一对准标记的顶面和侧壁以及所述互连线层的第一区域的部分顶面；或者，去除位于所述互连线层的第一区域中的部分所述初始隔离层，所述互连线层的第一区域中被保留的所述初始隔离层形成介质层；
位于所述互连线层的第二区域中的所述初始隔离层被保留形成所述隔离结构。
其中，所述介质层的厚度小于预设阈值。
其中，形成初始隔离层，包括：
沉积隔离材料，形成所述初始隔离层，所述初始隔离层覆盖所述互连线层的顶面，所述初始隔离层的顶面为平面。
其中，所述半导体结构的制作方法，还包括：
形成阻挡层，所述阻挡层至少覆盖所述隔离结构的顶部，所述阻挡层位于所述隔离结构和所述互连线层之间。
其中，所述阻挡层随形覆盖所述互连线层的第一区域和所述隔离结构，所述阻挡层位于所述再分布层下方。
其中，形成再分布层之后，还包括：
通过热退火工艺处理所述再分布层。
本公开所提供的半导体结构及半导体结构的制作方法中，部分再分布层覆盖第一对准标记的外表面形成第二对准标记，第一对准标记的形貌转移到第二对准标记，第二对准标记相对第一对准标记的偏差较小，通过探针在再分布层的外表面识别第二对准标记的位置，从而更准确的量测定位第一对准标记，降低连线复杂度，本公开所提供的半导体结构及半导体结构的制作方法便于对半导体结构进行量测、定位封装，提高了半导体结构的定位精度。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
并入到说明书中并且构成说明书的一部分的附图示出了本公开的实施例，并且与描述一起用于解释本公开实施例的原理。在这些附图中，类似的附图标记用于表示类似的要素。下面描述中的附图是本公开的一些实施例，而不是全部实施例。对于本领域技术人员来讲，在不付出创造性劳动的前提下，可以根据这些附图获得其他的附图。
图1是根据一示例性实施例示出的半导体结构的示意图。
图2是根据一示例性实施例示出的半导体结构的示意图。
图3是根据一示例性实施例示出的半导体结构的制作方法的流程图。
图4是根据一示例性实施例示出的半导体结构的制作方法的流程图。
图5是根据一示例性实施例示出的半导体结构的制作方法的流程图。
图6是根据一示例性实施例示出的互连线层的俯视图。
图7是图6中示出的A-A截面的示意图。
图8是根据一示例性实施例示出的形成初始隔离层的A-A截面的示意图。
图9是根据一示例性实施例示出的研磨初始隔离层的顶面的A-A截面的示意图。
图10是根据一示例性实施例示出的形成初始阻挡层的A-A截面的示意图。
图11是根据一示例性实施例示出的形成掩膜层的A-A截面的示意图。
图12是根据一示例性实施例示出的第一结构的A-A截面的示意图。
图13是根据一示例性实施例示出的形成掩膜层的A-A截面的示意图。
图14是根据一示例性实施例示出的第一结构的A-A截面的示意图。
图15是根据一示例性实施例示出的形成阻挡层的A-A截面的示意图。
附图标记：
10、互连线层；11、第一区域；12、第二区域；13、功能区域；20、第一对准标记；21、第一子标记；30、隔离结构；301、第一隔离层；302、第二隔离层；303、第三隔离层；31、初始隔离层；40、再分布层；50、第二对准标记；51、第二子标记；60、阻挡层；61、初始阻挡层；70、第一结构；80、掩膜层；90、介质层；W1、第一间距；W2、第二间距。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。需要说明的是，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。
本公开实施例提供的半导体结构及半导体结构的制作方法，半导体结构包括互连线层，互连线层包括第一区域和第二区域，第一区域包括第一对准标记；隔离结构设置在互连线层的第二区域；再分布层随形覆盖互连线层的第一区域和隔离结构，再分布层包括第二对准标记，第二对准标记位于第一对准标记上方。部分再分布层覆盖第一对准标记的外表面形成第二对准标记，第一对准标记的形貌转移到第二对准标记，第二对准标记相对第一对准标记的偏差较小，通过探针在再分布层的外表面识别第二对准标记的位置，从而更准确的量测定位第一对准标记，便于对半导体结构进行量测、定位封装，提高了半导体结构的定位精度。
根据一个示例性实施例，本实施例提供了一种半导体结构，如图1-图7所示，本实施例中的半导体结构包括互连线层10，互连线层10包括第一区域11和第二区域12，互连线层10的第一区域11包括第一对准标记20。半导体结构还包括隔离结构30以及再分布层40，隔离结构30设置在互连线层10的第二区域12，再分布层40随形覆盖互连线层10的第一区域11和隔离结构30。再分布层40包括第二对准标记50，第二对准标记50位于第一对准标记20上方。
在本实施例中，互连线层10设置于衬底上，衬底可以为半导体衬底，半导体衬底的材料可以包括硅（Si）、锗（Ge）、或硅锗（GeSi）、碳化硅（SiC）中的一种或多种；或者，还可以包括其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。第一对准标记20的材料可以包括金属铜（Copper）、铝（Aluminium）、铬（Chromium）中的至少一种。再分布层40的材料包括金属材料，再分布层40的材料可以包括为铜（Copper）、铝（Aluminium）、铬（Chromium）、镉（Cadmium）、镍（Nickel）、银（Argentum）中的至少一种。
在一些可能的实施例中，互连线层10包括第一区域11和第二区域12，互连线层10的第二区域12为除第一区域11以外的其它区域，第一区域11与第二区域12相邻，第一区域11与第二区域12形成整个互连线层10。隔离结构30覆盖互连线层10的第二区域12。
隔离结构30可以包括单层结构或多层结构。其中，隔离结构30的材料可以包括氧化硅、氮化硅或氮氧化硅中的至少一种。如图1-图7所示，在本实施例中，隔离结构30包括依次覆盖互连线层10的第一隔离层301、第二隔离层302以及第三隔离层303。第一隔离层301的材料包括氧化硅，第二隔离层302的材料包括氮化硅，第三隔离层303的材料包括氧化硅。
当然，可以理解的是，互连线层10除了包括第一区域11和第二区域12之外，还可以包括其他区域。在一些可能的实施例中，参照图6、图7，互连线层10包括功能区域13，功能区域13位于第二区域12，功能区域13构成第二区域12的部分结构，且互连线层10的第一区域11和功能区域13电性隔离。其中，功能区域13中形成有功能器件，例如，功能区域13中可以形成有存储阵列，第一区域11和功能区域13电性隔离，能够避免第一区域11的器件和功能区域13的功能器件电导通，以免第一区域11的器件干扰功能区域13中的功能器件。
如图1-图7所示，第一对准标记20设置在互连线层10的第一区域11，第一对准标记20和功能区域13中的器件电性隔离。隔离结构30的顶面高于第一对准标记20的顶面，再分布层40连续覆盖隔离结构30的顶面和侧壁以及第一对准标记20的外表面。
再分布层40随形覆盖第一对准标记20和隔离结构30，覆盖第一对准标记20的外表面的再分布层40形成第二对准标记50，即再分布层40的部分结构形成第二对准标记50，第二对准标记50覆盖第一对准标记的外表面，第二对准标记50的形貌和第一对准标记20的形貌相似。本实施例中的“形貌相似”类似于数学中的“相似”，比如，第二对准标记50的形貌和第一对准标记20的形貌相似，虽然第二对准标记50和第一对准标记20的尺寸不同，但第二对准标记50和第一对准标记20形状相同。
在一些可能的实施例中，如图1-图7所示，第一对准标记20包括多个第一子标记21，多个第一子标记21彼此独立设置，任意相邻的两个第一子标记21之间的间距可以相同或不同。当然，可以理解的是，第一子标记21的数量根据实际需求设定，第一对准标记20也可以仅包括一个第一子标记21。第二对准标记50包括多个第二子标记51，多个第二子标记51和多个第一子标记21一一对应设置，每个第二子标记51覆盖与其对应的第一子标记21。可以理解的是，当第一子标记21的数量为一个时，第二子标记51的数量也为一个。
在一些实施例中，如图1-图7所示，相邻的两个第一子标记21之间的间距为第一间距W1，相邻的两个第二子标记51之间的间距为第二间距W2，第二间距W2为第一间距W1的80%-98%，每个第一子标记21的形貌转移到位于其上方的第二子标记51。本实施例中，通过控制再分布层40的厚度，以使第二间距W2为第一间距W1的80%-98%，避免再分布层40太厚将相邻的两个第一子标记21之间的沟槽填平，导致难以通过探针检测到第二对准标记50的问题。示例性的，第二间距W2可以为第一间距W1的80%、82%、84%、85%、87%、89%、90%、92%、94%、95%、97%或98%。
在一些实施例中，第一子标记21在互连线层10上形成的投影可以为三角形、四边形或直角折线形，则第二子标记51在互连线层10上形成的投影是与第一子标记21的投影相似的三角形、四边形或直角折线形，第一子标记21和第二子标记51具有相同的高宽比。本实施例中，以第一子标记21在互连线层10上形成的投影为正方形，覆盖在第一子标记21上的第二子标记51在互连线层10上形成的投影同样为正方形作为示例，对本实施例的半导体结构进行说明。
第二子标记51的形貌和第一子标记21的形貌具有高相似性，通过探针划过再分布层40的外表面时，可以通过高度差的变化定位第二子标记51的位置，以量测定位第一子标记21的位置，提高了探针检测的精度。
在一些实施例中，第一子标记21还可以包括缺口或凸起，相应的，第二子标记51具有和第一子标记21的缺口或凸起相似的缺口或凸起。在后续制程中，通过探针划过再分布层40的外表面，通过第二子标记51的缺口或凸起与其它区域产生对比，识别第二子标记51的位置并根据第二子标记51定位第一子标记21的位置，缺口或凸起能使探针探测的更加精准，降低了探测检测失败的概率。
本实施例的半导体结构，再分布层40的部分结构覆盖第一对准标记20形成第二对准标记50，以使第一对准标记20的形貌转移到第二对准标记50中，确保第二对准标记50和第一对准标记20的形貌具有高相似度，以使后续制程中，通过探针划过再分布层40的外表面进行能够根据第二对准标记50的形貌定位第一子标记21的位置和形貌，提高了探针对半导体结构进行定位的检测精度，同时降低了检测难度。
在一些实施例中，如图2-图14所示，半导体结构还包括介质层90，介质层90的材料可以包括氧化硅、氮化硅或氮氧化硅中的至少一种。介质层90设置在互连线层10的第一区域11，介质层90位于互连线层10与再分布层40之间，介质层90的厚度小于预设阈值。介质层90和隔离结构30可以连接成一体。当然，可以理解的是，介质层90和隔离结构30也可以为分体结构。
在一个示例中，介质层90设置位于第一对准标记20和第二对准标记50之间，预设阈值为第一对准标记20的高度的十分之一，即介质层90的厚度小于第一对准标记20的高度的十分之一，避免介质层90的厚度太大导致第一对准标记20的形貌经过介质层90的转移发生形变，确保第一对准标记20的形貌能够良好的转移到第二对准标记50，以使后续通过探针测试再分布层40的外表面定位第一对准标记20的检测结果更加准确。
在一些实施例中，如图1-图15所示，半导体结构还包括阻挡层60，阻挡层60的材料包括钽（Tantalum）或钽的化合物、钛（Titanium）或钛的化合物。阻挡层60至少覆盖互连线层10的第二区域12上隔离结构30的顶部。在一个示例中，如图2所示，阻挡层60可以随形覆盖互连线层10的第一区域11和隔离结构30，阻挡层60位于再分布层40下方，防止再分布层40中的材料向互连线层10中扩散，以免互连线层10被污染。
在一个示例中，如图1-图6所示，功能区域13位于第二区域12，第二区域12中还设置有电隔离结构（图中未示出），电隔离结构用于电隔离第一区域11和功能区域13。因此，在本示例中，为了防止再分布层40中的材料向功能区域13中扩散，可以只在第二区域12的顶面设置阻挡层60，也即阻挡层60可以仅覆盖隔离结构30的顶面，即可避免造成功能区域13中的器件污染。
如图3所示，本公开一示例性的实施例提供的半导体结构的制作方法，包括如下的步骤：
步骤S110：提供第一结构，第一结构包括互连线层以及隔离结构，互连线层包括第一区域和第二区域，互连线层的第一区域形成有第一对准标记，隔离结构形成于互连线层的第二区域。
如图1-图14所示，本实施例中的第一结构70为进行后段制程的半导体结构，互连线层10设置于衬底上，衬底可以为半导体衬底，半导体衬底的材料可以包括硅（Si）、锗（Ge）、或硅锗（GeSi）、碳化硅（SiC）中的一种或多种；或者，还可以包括其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。
参照图2-图7所示，互连线层10包括第一区域11和第二区域12，互连线层10的第二区域12为除第一区域11以外的其它区域，第一区域11与第二区域12相邻，第一区域11与第二区域12形成整个互连线层。隔离结构30覆盖互连线层10的第二区域12，且隔离结构30的顶面高于第一对准标记20的顶面。其中，隔离结构30的材料可以包括氧化硅、氮化硅或氮氧化硅中的至少一种。第一对准标记20的材料可以包括金属铜（Copper）、铝（Aluminium）、铬（Chromium）中的至少一种。
在一些实施例中，参照图6、图7，第一结构70的互连线层10包括功能区域13，功能区域13位于第二区域12中，且互连线层10的第一区域11和功能区域13电性隔离。由于第一对准标记20设置在互连线层10的第一区域11，且第一区域11与功能区域13之间电性隔离，因此，第一对准标记20和功能区域13中的器件电性隔离，以免第一区域11的器件和功能区域13的功能器件电导通对功能区域13产生干扰。
步骤S120：形成再分布层，再分布层随形覆盖互连线层的第一区域和隔离结构，部分再分布层在第一对准标记的上方形成第二对准标记。
如图1-图14所示，在形成再分布层40的过程中，可以选用化学气相沉积工艺（Chemical Vapor Deposition，CVD）、物理气相沉积工艺（Physical Vapor Deposition，PVD）、原子层沉积工艺（Atomic Layer Deposition，ALD）或溅射（sputtering）中的任一种沉积工艺沉积导电材料，导电材料随形覆盖互连线层10的第一区域11和隔离结构30，形成再分布层40。位于第一区域11的再分布层40的部分结构随形覆盖第一对准标记20，形成了覆盖第一对准标记20的外侧壁的第二对准标记50。
本实施例的半导体结构的制作方法，将第一对准标记的形貌转移到第二对准标记，以便后续通过探针在再分布层的表面根据第二对准标记，从而更准确的量测定位第一对准标记，降低连线复杂度，在再分布层表面即可量测、定位，提高了半导体结构的量测和定位对准的精度。
根据一个示例性实施例，本实施例是对上述实施例的步骤S110提供第一结构的进一步说明。在实施过程中，如图7所示，形成于第一区域11的第一对准标记20包括多个第一子标记21，相邻的两个第一子标记21之间的间距为第一间距W1，第一子标记21在互连线层10上形成的投影可以为三角形、四边形或直角折线形。
如图1-图7所示，本实施例形成的第二对准标记50包括多个第二子标记51，第二子标记51的数量和第一子标记21的数量相同，且每个第二子标记51对应覆盖在一个第一子标记21的外表面。其中，第二子标记51在互连线层10上形成的投影与其覆盖的第一子标记21的投影相似的三角形、四边形或直角折线形。相邻的两个第二子标记51之间的间距为第二间距W2，第二间距W2为第一间距W1的80%-98%。示例性的，第二间距W2可以为第一间距W1的80%、82%、84%、85%、87%、89%、90%、92%、94%、95%、97%或98%。
在一些实施例中，第一子标记21的高度为第一高度，第二子标记51的高度为第二高度，第二高度和第一高度的比值为1.1~1.2:1。
本实施例形成的半导体结构，第二子标记与其对应覆盖的第一子标记具有相同的高宽比，每个第一子标记的形貌转移到位于其上方的第二子标记。
在一些实施例中，第一子标记21还可以包括缺口或凸起，第二子标记51具有和第一子标记21的缺口或凸起相似的缺口或凸起。在后续通过探针进行检测时，根据缺口或凸起与其它区域产生对比进行定位，以使探针探测的更加精准，避免了探测检测失败的情况。
如图4所示，本公开一示例性的实施例提供的一种半导体结构的制作方法，包括如下的步骤：
步骤S210：提供互连线层。
如图1-图7所示，本实施例中的互连线层10为进行后段制程的半导体结构，互连线层10的结构和上述实施例相同，在此不再赘述。
步骤S220：形成初始隔离层，初始隔离层覆盖互连线层。
如图1-图8所示，形成初始隔离层31可以采用以下方法：通过原子层沉积工艺、化学气相沉积工艺、物理气相沉积工艺或溅射工艺中的任一种沉积工艺沉积隔离材料，以形成初始隔离层31，初始隔离层31覆盖互连线层10的顶面。如图1-图9所示，通过化学机械研磨（Chemical Mechanical Polish，CMP）工艺将初始隔离层31的顶面研磨平整，以便后续在初始隔离层31的顶面形成掩膜层。
步骤S230：形成初始阻挡层，初始阻挡层覆盖初始隔离层的顶面。
在实施该步骤的过程中，如图1-图10所示，通过上述任一种沉积工艺沉积阻挡材料，阻挡材料覆盖在初始隔离层31的顶面形成初始阻挡层61，初始阻挡层61用于防止后续沉积形成的再分布层40的材料向初始隔离层31中渗透，造成其它器件污染。
步骤S240：去除位于互连线层的第一区域中的全部初始隔离层，暴露出第一对准标记的顶面和侧壁以及互连线层的第一区域的部分顶面。
如图1-图11所示，在初始阻挡层61的顶面形成掩膜层80，掩膜层80位于互连线层10的第二区域12的上方，刻蚀去除掩膜层80暴露出的初始阻挡层61，将掩膜层80的图案转移到初始阻挡层61。再根据初始阻挡层61刻蚀初始隔离层31，以互连线层10的顶面作为刻蚀停止层，去除位于互连线层10的第一区域11的全部初始隔离层31，以将掩膜层80的图案延伸到初始隔离层31中。如图11、12所示，位于互连线层10的第二区域12中的初始隔离层31被保留形成隔离结构30。位于互连线层10的第二区域12中的初始阻挡层61被保留形成阻挡层60，阻挡层60覆盖互连线层10的第二区域12中的隔离结构30的顶部，阻挡层60位于隔离结构30和后续形成的再分布层40之间。
如图1-图12所示，隔离结构30的侧壁将互连线层10的第一区域11围合成凹槽，凹槽暴露出第一对准标记20的顶面和侧壁以及互连线层10的第一区域11的顶面。
步骤S250：形成再分布层，再分布层随形覆盖互连线层的第一区域和隔离结构，部分再分布层在第一对准标记的上方形成第二对准标记。
如图1-图12所示，本实施例中形成再分布层40的步骤和上述实施例的步骤S120的实施方式相同，在此不再赘述。
本实施例的制作方法，位于互连线层的第一区域的再分布层直接覆盖在第一对准标记的外表面形成为第二对准标记，第一对准标记的形貌直接转移到第二对准标记，第二对准标记的深宽比的比例合理，第二对准标记的形貌满足光刻机和套准量测机台的光学要求，在后续通过探针划过第二对准标记的外表面对半导体结构进行套准量测或定位检测时，探针能够精确灵敏的检测到第二对准标记，以根据第二对准标记确定第一对准标记的位置，从而对半导体结构进行套准或定位对准。
根据一个示例性实施例，本实施例相对上述实施例，又增加了以下步骤，以对再分布层40进行处理：
步骤S260：通过热退火工艺处理再分布层。
本实施例中，将半导体结构置于热退火腔室中，高温退火处理半导体结构，示例性的，可以采用快速热退火（rapid thermal anneal，RTA）或是炉管退火（furnace anneal）。例如，可以将半导体结构置于900℃~1200℃的热退火腔室进行快速热退火处理。或者，还可以将半导体结构置于600℃~800℃的炉管退火，退火处理设置为10min~120min。
经过热退火处理，参照图1，再分布层40材料更加紧密、更加规则，减小再分布层40的内部材料之间的间隙，再分布层40的外表面更加平滑均匀，消除了再分布层40的外表面的表面应力，减少再分布层40的变形与裂纹倾向，且能够进一步提高再分布层40的电性能。
本实施例中，通过热退火工艺对再分布层进行加工，以使再分布层的外表面平滑且无应力，探针划过再分布层的外表面检测第二对准标记时，减小了再分布层的外表面的大颗粒对探针的损耗，以使探针能够保持较高的灵敏度，提高了探针的使用寿命，降低了检测成本。
如图5所示，本公开一示例性的实施例提供的一种半导体结构的制作方法，包括如下的步骤：
步骤S310：提供互连线层。
如图1-图7所示，本实施例中的互连线层10为进行后段制程的半导体结构，互连线层10的结构和上述实施例相同，在此不再赘述。
步骤S320：形成初始隔离层，初始隔离层覆盖互连线层。
本实施例中，步骤S320的实施方式和上述实施例中步骤S220的实施方式相同，在此不再赘述。
步骤S330：去除位于互连线层的第一区域中的部分初始隔离层，互连线层的第一区域中被保留的初始隔离层形成介质层。
如图1-图13所示，直接在初始隔离层31的顶面形成掩膜层80，根据掩膜层80刻蚀去除位于互连线层10的第一区域11中的部分初始隔离层31。如图13、14所示，互连线层10的第一区域11中的部分初始隔离层被保留形成介质层90，位于互连线层10的第二区域12中的初始隔离层31被保留形成隔离结构30。
如图1-图14所示，在本实施例中，介质层90的厚度小于预设阈值。预设阈值为第一对准标记20的高度的十分之一，即介质层90的厚度小于第一对准标记20的高度的十分之一，避免介质层90的厚度太大导致第一对准标记20的形貌经过介质层90的转移发生形变，确保第一对准标记20的形貌能够良好的转移到第二对准标记50，以使后续通过探针测试再分布层40的外表面的检测结果更加准确。
步骤S340：形成阻挡层，阻挡层随形覆盖互连线层的第一区域和隔离结构。
如图1-图15所示，沉积阻挡材料形成阻挡层60，部分阻挡层60覆盖介质层90，另一部分阻挡层60覆盖隔离结构30的顶面和侧壁，覆盖介质层90的阻挡层60位于互连线层10的第一区域11，第一对准标记20的形貌通过介质层90转移到覆盖介质层90的部分阻挡层60中。
在本实施例中，阻挡层60的厚度小于预设阈值，预设阈值为第一对准标记20的高度的十分之一，即阻挡层60的厚度小于第一对准标记20的高度的十分之一，避免阻挡层60的厚度太大导致第一对准标记20的形貌经过介质层90和阻挡层60的转移变形。
步骤S350：形成再分布层，再分布层随形覆盖互连线层的第一区域和隔离结构，部分再分布层在第一对准标记的上方形成第二对准标记。
本实施例中形成再分布层40的步骤和上述实施例步骤S250的实施方式相同，在此不再赘述。
如图1-图15所示，本实施例形成的再分布层随形覆盖阻挡层60，阻挡层60位于隔离结构60和再分布层40之间。位于互连线层10的第一区域11的部分再分布层40形成第二对准标记50，第二对准标记50覆盖第一对准标记20的外表面，第一对准标记20的形貌经过介质层90和阻挡层60转移至第二对准标记50，第二对准标记50具有和第一对准标记20相似的形貌。
步骤S360：通过热退火工艺处理再分布层。
本实施例中热退火工艺的步骤和上述实施例步骤S260的实施方式相同，在此不再赘述。
本实施例的制作方法，去除位于互连线层的第一区域的部分初始隔离层后，再沉积形成阻挡层，以使阻挡层覆盖隔离结构的顶面、侧壁以及介质层，阻挡层能够避免再分布层中的材料向隔离结构和介质层中扩散造成功能区域污染，阻挡层保护功能区域的效果更好。
本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。
在本说明书的描述中，参考术语“实施例”、“示例性的实施例”、“一些实施方式”、“示意性实施方式”、“示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本公开的至少一个实施方式或示例中。
在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
在本公开的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
可以理解的是，本公开所使用的术语“第一”、“第二”等可在本公开中用于描述各种结构，但这些结构不受这些术语的限制。这些术语仅用于将第一个结构与另一个结构区分。
在一个或多个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的多个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的结构。在下文中描述了本公开的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本公开。但正如本领域技术人员能够理解的那样，可以不按照这些特定的细节来实现本公开。
最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述各实施例对本公开进行了详细的说明，本领域技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。

Claims (12)

1.一种半导体结构，其特征在于，所述半导体结构包括：
互连线层，所述互连线层包括第一区域和第二区域，所述互连线层的第一区域包括第一对准标记；
隔离结构，所述隔离结构设置在所述互连线层的第二区域；
再分布层，所述再分布层随形覆盖所述互连线层的第一区域和所述隔离结构，所述再分布层包括第二对准标记，所述第二对准标记位于所述第一对准标记的上方；
介质层，所述介质层设置在所述互连线层的第一区域，所述介质层位于所述互连线层与所述再分布层之间，所述介质层的厚度小于预设阈值，以使所述第一对准标记的形貌转移到所述第二对准标记中；所述介质层与所述隔离结构连接成一体。
2.根据权利要求1所述的半导体结构，其特征在于，
所述第一区域与所述第二区域相邻，所述再分布层覆盖所述隔离结构的侧壁。
3.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：
阻挡层，所述阻挡层至少覆盖所述隔离结构的顶部。
4.根据权利要求3所述的半导体结构，其特征在于，所述阻挡层随形覆盖所述互连线层的第一区域和所述隔离结构，所述阻挡层位于所述再分布层的下方。
5.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构包括功能区域，所述互连线层的第一区域与所述功能区域电性隔离。
6.根据权利要求1所述的半导体结构，其特征在于，所述第一对准标记包括多个第一子标记，所述第二对准标记包括多个第二子标记；
相邻的所述第一子标记之间的间距为第一间距，相邻的所述第二子标记之间的间距为第二间距，所述第二间距为所述第一间距的80%-98%。
7.一种半导体结构的制作方法，其特征在于，所述半导体结构的制作方法包括：
提供第一结构，所述第一结构包括互连线层以及隔离结构，所述互连线层包括第一区域和第二区域，所述互连线层的第一区域形成有第一对准标记，所述隔离结构形成于所述互连线层的第二区域；
形成再分布层，所述再分布层随形覆盖所述互连线层的第一区域和所述隔离结构，部分所述再分布层在所述第一对准标记的上方形成第二对准标记；
所述提供第一结构，包括：
提供互连线层；
形成初始隔离层，所述初始隔离层覆盖所述互连线层；
去除位于所述互连线层的第一区域中的部分所述初始隔离层，所述互连线层的第一区域中被保留的所述初始隔离层形成介质层，所述介质层的厚度小于预设阈值，以使所述第一对准标记的形貌转移到所述第二对准标记中；
位于所述互连线层的第二区域中的所述初始隔离层被保留形成所述隔离结构。
8.根据权利要求7所述的半导体结构的制作方法，其特征在于，所述第一对准标记包括多个第一子标记，所述第二对准标记包括多个第二子标记；
相邻的所述第一子标记之间的间距为第一间距，相邻的所述第二子标记之间的间距为第二间距，所述第二间距为所述第一间距的80%-98%。
9.根据权利要求7所述的半导体结构的制作方法，其特征在于，形成初始隔离层，包括：
沉积隔离材料，形成所述初始隔离层，所述初始隔离层覆盖所述互连线层的顶面，所述初始隔离层的顶面为平面。
10.根据权利要求7所述的半导体结构的制作方法，其特征在于，所述半导体结构的制作方法，还包括：
形成阻挡层，所述阻挡层至少覆盖所述隔离结构的顶部，所述阻挡层位于所述隔离结构和所述互连线层之间。
11.根据权利要求10所述的半导体结构的制作方法，其特征在于，所述阻挡层随形覆盖所述互连线层的第一区域和所述隔离结构，所述阻挡层位于所述再分布层下方。
12.根据权利要求7所述的半导体结构的制作方法，其特征在于，形成再分布层之后，还包括：
通过热退火工艺处理所述再分布层。
CN202210462528.5A 2022-04-29 2022-04-29 半导体结构及半导体结构的制作方法 Active CN114628503B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202210462528.5A CN114628503B (zh) 2022-04-29 2022-04-29 半导体结构及半导体结构的制作方法
US17/806,361 US20230352420A1 (en) 2022-04-29 2022-06-10 Semiconductor structure and manufacturing method thereof
TW111124585A TWI807895B (zh) 2022-04-29 2022-06-30 半導體結構及半導體結構的製作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210462528.5A CN114628503B (zh) 2022-04-29 2022-04-29 半导体结构及半导体结构的制作方法

Publications (2)

Publication Number Publication Date
CN114628503A CN114628503A (zh) 2022-06-14
CN114628503B true CN114628503B (zh) 2022-11-29

Family

ID=81906623

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210462528.5A Active CN114628503B (zh) 2022-04-29 2022-04-29 半导体结构及半导体结构的制作方法

Country Status (3)

Country Link
US (1) US20230352420A1 (zh)
CN (1) CN114628503B (zh)
TW (1) TWI807895B (zh)

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002280295A (ja) * 2001-03-22 2002-09-27 Sony Corp 半導体素子の製造方法および撮像素子の製造方法
DE10227304A1 (de) * 2002-06-19 2004-01-15 Infineon Technologies Ag Verfahren zum Belichten eines Halbleiterwafers in einem Belichtungsapparat
CN102938364B (zh) * 2012-11-02 2015-07-29 上海华力微电子有限公司 一种在铜制程mim电容工艺中采用对准标记的方法
US9633938B2 (en) * 2015-09-25 2017-04-25 Intel Corporation Hybrid pitch package with ultra high density interconnect capability
US9997467B2 (en) * 2016-08-19 2018-06-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming the same
US11916010B2 (en) * 2020-05-21 2024-02-27 Intel Corporation Back end of line integration for self-aligned vias
US20210375745A1 (en) * 2020-06-02 2021-12-02 Intel Corporation, Santa Clara, CA Directed self-assembly structures and techniques

Also Published As

Publication number Publication date
US20230352420A1 (en) 2023-11-02
TW202343732A (zh) 2023-11-01
CN114628503A (zh) 2022-06-14
TWI807895B (zh) 2023-07-01

Similar Documents

Publication Publication Date Title
KR100695876B1 (ko) 오버레이 키 및 그 형성 방법, 오버레이 키를 이용하여형성된 반도체 장치 및 그 제조 방법.
US9773739B2 (en) Mark structure and fabrication method thereof
US7485975B2 (en) Alignment error measuring mark and method for manufacturing semiconductor device using the same
CN113555345B (zh) 半导体标记及其形成方法
TW201828461A (zh) 對cmos影像感測器的選擇性沉積與平坦化
US8697455B2 (en) Monitoring test element groups (TEGs) for etching process and methods of manufacturing a semiconductor device using the same
CN114628503B (zh) 半导体结构及半导体结构的制作方法
CN110931375B (zh) 半导体结构及其制造方法
US11545486B2 (en) Integrated thin film resistor and metal-insulator-metal capacitor
US20080318389A1 (en) Method of forming alignment key of semiconductor device
US7514365B2 (en) Method of fabricating opening and plug
JP3665551B2 (ja) 半導体ウエハ用評価パターン及びそれを用いた半導体ウエハの評価方法
CN219642834U (zh) 半导体器件
JP2010232669A (ja) 半導体装置及び半導体製造方法
US20220415724A1 (en) Multiple-level interconnect structure and manufacturing method thereof
CN112018081B (zh) 一种半导体结构及其制备方法
CN116705766A (zh) 半导体器件、其制作方法及其量测方法
US20230207380A1 (en) Method of manufacturing semiconductor device
KR100403351B1 (ko) 듀얼 다마신 공정에서의 식각 모니터링 박스 형성방법
KR0172467B1 (ko) 금속배선 마스크의 얼라인먼트 키 형성을 위한 반도체소자 제조방법
KR19990006078A (ko) 반도체 소자의 오버레이 측정마크 형성방법
CN117253813A (zh) 半导体互连可靠性结构及其形成方法
KR20040058651A (ko) 모니터링 포인트가 형성된 반도체 웨이퍼
CN117580361A (zh) 一种半导体结构及其制造方法
CN117316926A (zh) 半导体结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant