TW201828461A - 對cmos影像感測器的選擇性沉積與平坦化 - Google Patents
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Abstract
本申請案實施例係關於一種用以簡化切割道開口填充製程且進一步改良導電墊製作製程之表面均勻性之方法。在一半導體基板上方形成一鈍化層，並穿過該鈍化層及該半導體基板形成一切割道開口。為了填充該切割道開口，在該切割道開口內於導電墊上方形成一第一介電層且該第一介電層延伸於該鈍化層上方。該第一介電層係藉由一選擇性沉積製程而形成，使得該第一介電層以大於其形成該鈍化層上之沉積速率的一沉積速率形成於該導電墊上。
Description
本發明實施例係關於一種對CMOS影像感測器的選擇性沉積與平坦化。
諸多現代電子裝置包含使用影像感測器之光學成像裝置(例如，數位相機)。影像感測將光學影像轉換成可表示影像之數位資料。一影像感測器可包含一像素感測器陣列及支援邏輯。像素感測器量測入射輻射(例如，光)，且支援邏輯促進量測之讀出。通常用於光學成像裝置中之一種類型之影像感測器係一背側照明式(BSI)互補式金屬氧化物半導體(CMOS)影像感測器。BSI CMOS影像感測器有利地具有低操作電壓、低電力消耗、高量子效率、低讀出雜訊且允許隨機存取。
本發明實施例係關於一種用於製造一接觸式影像感測器之方法，該方法包括：在一半導體基板上方於該接觸式影像感測器之一光接收側上形成一鈍化層；穿過該鈍化層及該半導體基板形成一切割道開口，該切割道開口上覆於且暴露一後段製程(BEOL)金屬化堆疊之一金屬線；在該切割道開口內形成一導電墊，該導電墊電接觸該BEOL金屬化堆疊；及在該切割道開口內於該導電墊上方形成一第一介電層且該第一介電層延伸於該鈍化層上方，其中該第一介電層係藉由一選擇性沉積製程而形成，使得該第一介電層以大於其形成於該鈍化層上之沉積速率的一沉積速率形成於該導電墊上。 本發明實施例係關於一種一影像感測器之導電墊結構，該導電墊結構包括：一半導體基板，其配置於一後段製程(BEOL)金屬化堆疊上方；一鈍化層，其放置於該半導體基板上方；一切割道開口，其穿過該半導體基板及該鈍化層而放置；一導電墊，其包括一基底區及一突出區，該突出區自該基底區突出至該BEOL金屬化堆疊中；一第一介電層，其填充該導電墊上方之該切割道開口、延伸於該鈍化層上方，且具有在該導電墊正上方之一凹上部表面；及一第二介電層，其放置於該第一介電層之該凹上部表面上，且具有與該鈍化層正上方之該第一介電層之一上部表面實質上對準之一上部表面。 本發明實施例係關於一種用於製造一接觸式影像感測器之方法，該方法包括：在一半導體基板上方形成一鈍化層；穿過該鈍化層及該半導體基板形成一切割道開口，該切割道開口上覆於且暴露一後段製程(BEOL)金屬化堆疊之一金屬線；在該切割道開口內形成一導電墊，該導電墊電接觸該BEOL金屬化堆疊；藉由一選擇性沉積製程而在該切割道開口內於該導電墊上方形成一第一介電層，其中該第一介電層以大於沉積於該鈍化層上之沉積速率的一沉積速率形成於該導電墊上；在該第一介電層上形成一第二介電層；在該第二介電層中執行一化學機械拋光(CMP)；及在該第二介電層或該第一介電層中執行一濕式蝕刻製程以回蝕該第一介電層或該第二介電層之一上部表面以使其實質上平坦。
本揭露提供諸多不同實施例或實例以用於實施本揭露之不同特徵。下文闡述組件及配置之特定實例以簡化本揭露。當然，此等特定實例僅係實例且並不意欲具限制性。舉例而言，在以下說明中，一第一構件形成於一第二構件上方或該第二構件上可包含其中第一構件與第二構件直接接觸而形成之實施例，且亦可包含其中額外構件可形成於第一構件與第二構件之間使得第一構件與第二構件可不直接接觸之實施例。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複係出於簡潔及清晰目的且本身並不指示所論述之各種實施例及/或組態之間的一關係。 此外，為便於說明，本文中可使用空間相對術語(諸如「下」、「下方」、「下部」、「上邊」、「上部」及諸如此類)以闡述一個元件或構件與另一(些)元件或構件之關係，如圖中所圖解說明。除圖中所繪示之定向外，空間相對術語亦意欲囊括在使用或操作中之裝置之不同定向。亦可以其他方式定向(旋轉90度或處於其他定向)設備且可相應地以類似方式解釋本文中所使用之空間相對描述符。 某些互補式金屬氧化物半導體(CMOS)影像感測器包含配置於一積體電路(IC)之一半導體基板內之一像素感測器陣列。一彩色濾光器陣列配置於像素感測器陣列上方且埋入於IC之一光接收側內。將彩色濾光器陣列埋入於積體電路內有利地改良影像感測器之光學效能。舉例而言，可改良串擾、量子效率及SNR-X (亦即，用以達成X之一訊雜比(SNR)之最小照度，諸如10)中之一或多者。雖然埋入彩色濾光器陣列提供經改良光學效能，但在製造期間整合埋入式彩色濾光器陣列(BCFA)製程與現有CMOS影像感測器製程面臨著挑戰。舉例而言，在形成BCFA之前，在IC之光接收側上之一切割道開口中形成一導電墊。切割道開口在IC之光接收側之表面上形成若干間斷。BCFA製程之一限制性係其取決於具有一實質上平坦表面的IC之光接收側。不具有一實質上平坦表面可對光學效能產生負面影響。為了形成針對BCFA製程之一平坦表面，在導電墊上方沉積一系列介電層以填充切割道開口。此等介電層可係透過一系列沉積及蝕刻製程產生，諸如無摻雜矽酸鹽玻璃(USG)沉積製程、高密度電漿(HDP)濺鍍製程及光阻保護性氧化物(RPO)沉積製程。除由某些此等沉積及蝕刻製程引入之電漿損壞之外，切割道開口之深度亦可給後續平坦化製程引入一高縱橫比。可需要一額外光微影製程來移除或至少降低切割道開口外之填充介電層之高度。在執行BCFA製程之前，亦可需要進一步蝕刻製程。 本申請案係關於用於在製造一影像感測器期間整合一導電墊製程與一BCFA製程之一方法。該方法簡化切割道開口填充製程、消除由沉積及蝕刻製程導致之損壞且進一步改良導電墊結構及相關聯半導體裝置之表面均勻性。在某些實施例中，在一半導體基板上方形成一鈍化層且穿過鈍化層及半導體基板形成一切割道開口。然後，在切割道開口內形成電接觸一BEOL金屬化堆疊之一金屬線之一導電墊。為了填充切割道開口，在切割道開口內於導電墊上方形成一第一介電層，且該第一介電層延伸於鈍化層上方。第一介電層係藉由一選擇性沉積製程而形成。第一介電層以大於其形成於鈍化層上之沉積速率的一沉積速率形成於導電墊上。在形成導電墊結構之後，藉由利用選擇性沉積製程來填充切割道開口簡化了沉積及平坦化製程，此乃因選擇性填充製程減小第一介電層在被平坦化之前的縱橫比。此外，針對後續BCFA形成之表面均勻性經改良且光學效能亦有利地經改良。 參考圖1，提供具有一導電墊結構之一整合式晶片之某些實施例之一剖面圖100。導電墊結構包含一BEOL金屬化堆疊102。BEOL金屬化堆疊102包含藉由通路112電耦合至彼此且堆疊於一層間介電(ILD)層104內之金屬線(例如106、108)。ILD層104可係(舉例而言)一低κ介電質(亦即，具有小於3.9之一介電常數之一介電質)或氧化物。金屬線包含一上部金屬化層110。金屬線106、108及通路112可包括一金屬材料，諸如鋁銅、鋁、鍺、銅、鎢或某些其他金屬。一半導體基板114及一隔離區116配置於BEOL金屬化堆疊102上方。在某些實施例中，隔離區116鄰接BEOL金屬化堆疊102之一上部表面118，且自上部表面118垂直延伸至半導體基板114中。半導體基板114可係(舉例而言)一塊狀半導體基板，諸如一塊狀矽基板或一絕緣體上矽(SOI)基板。隔離區116可係(舉例而言)一淺溝槽隔離(STI)區或一佈植隔離區。一鈍化層148放置於半導體基板114上方。儘管圖1中展示為一單層，但鈍化層148可係(舉例而言)一單層或多層介電膜，該介電膜包含一或多層：氧化物，諸如二氧化矽；氮化物，諸如氮化矽；或一高k介電質(亦即，具有大於約3.9之一介電常數之介電質)。在某些實施例中，鈍化層148包含配置於一對氧化物層上方之一個氮化物層，該氮化物層堆疊於一高k介電層之相對側上(如下文在圖2中所展示及闡述)。在其他實施例中，鈍化層148包含配置於一個氧化物層上方之一個氮化物層。 一切割道開口120係穿過鈍化層148、半導體基板114及隔離區116而放置。一導電墊128放置於切割道開口120內。在某些實施例中，導電墊128包含：一基底區130；及一突出區132，其下伏於基底區130。基底區130放置於隔離區116上，且具有與半導體基板114之鄰近側壁表面之橫向間隔之側壁表面。在某些實施例中，基底區130具有一實質上均勻厚度。此外，在某些實施例中，基底區130可具有一上部表面142之一部分，上部表面142凹陷得低於隔離區116之一上部表面124。突出區132突出穿過隔離區116及ILD層104中之一對線形開口138，而至金屬線106之上部金屬化層110。該對線形開口138橫向間隔開且沿著基底區130之一周邊平行地軸向延伸。導電墊128可包括(舉例而言)一金屬，諸如鋁銅。 一第一介電層144配置於導電墊128上方，且填充切割道開口120。在某些實施例中，第一介電層144可具有一實質上平坦上部表面，該上部表面包含位於導電墊正上方之一微凹上部表面134。第一介電層144可延伸於鈍化層148上方，從而具有位於鈍化層148正上方且連接至凹上部表面134之一平坦上部表面136。在某些實施例中，凹上部表面134凹陷得低於鈍化層148之一上部表面126，但高於半導體基板114之一上部表面122。在某些實施例中，一第二介電層146放置於第一介電層144之凹上部表面134上，且可具有與鈍化層148正上方之第一介電層144之平坦上部表面136實質上對準的一上部表面150。在某些實施例中，第一介電層144及第二介電層146可包括相同或不同介電材料，諸如氧化物材料。在某些實施例中，作為如以下段落中所闡述之形成技術之一結果，第一介電層144可包括自約40％至約50％之一矽原子百分比、自50％至60％之一氧原子百分比及約0.2％之一氮原子百分比。先前填充技術可導致矽、氧及氮之一不同原子百分比率。在某些實施例中，第一介電層144不包括碳殘餘物。在某些實施例中，第二介電層146包括一無摻雜矽酸鹽玻璃(USG)材料。 參考圖2，提供具有一導電墊結構之一整合式晶片之某些實施例之一剖面圖200。作為一非限制性實例，在某些實施例中，一緩衝層212給一切割道開口120加襯，且在導電墊128之一周邊區及一中心區下邊支撐一導電墊128。緩衝層212可包含在導電墊128正下方給切割道開口120之一凹陷表面加襯之一第一區、給切割道開口120之側壁表面加襯之一第二區及位於第一區與第二區之間給切割道開口120之一橫向表面加襯之一第三區。緩衝層212可係(舉例而言)一介電質，諸如二氧化矽或某些其他氧化物。在某些實施例中，一第一介電層144及/或一第二介電層146可具有微凹或實質上平坦之上部表面。放置於一半導體基板114上方之一鈍化層148可包含配置於半導體基板114上方之一第一氧化物層202、配置於第一氧化物層202上方之一高k介電層204、配置於高k介電層204上方之一第二氧化物層206及配置於第二氧化物層20上方之一個氮化物層208。第一氧化物層202及第二氧化物層206可係(舉例而言)二氧化矽。高k介電層204可係(舉例而言)氧化鉿(HfO)、氧化矽鉿(HfSiO)、氧化鋁鉿(HfAlO)或氧化鉭鉿(HfTaO)。氮化物層208可係(舉例而言)氮化矽。一金屬連接層210配置於鈍化層148、第一介電層144及/或第二介電層146上方，且填充一墊開口218。金屬連接層210可係一金屬，諸如銅或鋁銅。此外，金屬連接層210可係保形的或具有低於半導體基板114、鈍化層148或介電層144及146之上部表面122、126或136之一凹陷上部表面214。 參考圖3，提供其內應用導電墊結構之一背側照明式(BSI)影像感測器之某些實施例之一剖面圖300。BSI影像感測器包含一感測區302、一互連區304、及一邏輯區306。感測區302經組態以感測入射輻射。互連區304沿著BSI影像感測器之一邊緣橫向環繞感測區302，且包含圖1或圖2之導電墊結構(以圖2圖解說明)。導電墊結構圍繞感測區302而被橫向間隔，且經組態以將BSI影像感測器連接至外部裝置。邏輯區306可在感測區302與互連區304之間橫向環繞感測區302，且包含經組態以支援BSI影像感測器之操作之邏輯裝置(未展示)。 感測區302、互連區304及邏輯區306配置於一載體基板308及一IC 310內。載體基板308可係(舉例而言)一塊狀半導體基板，諸如一塊狀矽基板或一SOI基板。IC 310配置於載體基板308上方且藉由其他技術透過IC 310之一前側312接合或附接至載體基板308。IC 310包含配置於一半導體基板114與一BEOL金屬化堆疊102之間的一裝置區314。BEOL金屬化堆疊102沿著IC 310之前側312配置，且包含一ILD層104以及堆疊於ILD層104內之金屬線106及108。接點320將裝置區314電耦合至金屬線106及108，且通路112將金屬線106及108電耦合至彼此。裝置區314包含電子組件，諸如電晶體、電容器、電阻器、電感器、光偵測器及光電二極體中之一或多者。在感測區302內，裝置區314通常包含像素感測器316之一陣列，諸如光偵測器及/或光電二極體。在邏輯區306內，裝置區314通常包含電晶體(未展示)。 鈍化層148給半導體基板114之一上部表面加襯且未延伸至一切割道開口120中。第一介電層144及第二介電層146填充於切割道開口120中。儘管不可見，但切割道開口120可延伸以具有橫向環繞感測區302之一佔用面積。在某些實施例中，一導電墊128放置於切割道開口120內。導電墊128可耦合至放置於穿過第一介電層144及第二介電層146之一墊開口218內之一金屬連接層(未展示)。一彩色濾光器陣列322在感測區302內沿著半導體基板114之一背側318且與BEOL金屬化堆疊102相對地埋入於一鈍化層148及/或其他介電層(例如，第一介電層144及第二介電層146)內。彩色濾光器陣列322對應於像素感測器316且被指派輻射(例如，光)之對應色彩或波長。此外，彩色濾光器陣列322經組態以將輻射之經指派色彩或波長傳輸至對應像素感測器316。通常，彩色濾光器指派在紅色、綠色與藍色之間交替。在某些實施例中，彩色濾光器指派在一拜耳馬賽克(Bayer mosaic)之紅色光、綠色光、與藍色光之間交替。微透鏡324之一陣列配置於彩色濾光器陣列322及像素感測器316上方。微透鏡324具有通常與彩色濾光器陣列322之中心及/或像素感測器316之中心對準之中心。微透鏡324經組態以將入射輻射朝向像素感測器316及/或彩色濾光器陣列322聚焦。在某些實施例中，微透鏡324具有經組態以將輻射朝向像素感測器316及/或彩色濾光器陣列322聚焦之凸上部表面。 圖4至圖15圖解說明展示處於製造之各個階段的具有一導電墊結構之一整合式晶片之某些實施例之一系列剖面圖。 如圖4之剖面圖400中所展示，在一隔離區116及一BEOL金屬化堆疊102上方配置一半導體基板114。半導體基板114可包括任何類型之半導體主體(例如，
矽/CMOS塊、SiGe、SOI等) (諸如一半導體晶圓或一晶圓上之一或多個晶粒)以及形成於半導體主體上及/或與半導體主體相關聯之任何其他類型之半導體及/或磊晶層。在某些實施例中，複數個半導體裝置可形成於半導體基板114內及/或上方。隔離區116可係(舉例而言)一STI區。BEOL金屬化堆疊102包含堆疊於一ILD層104內且藉由通路112電耦合至彼此之金屬線106、108。ILD層104可係(舉例而言)一低κ介電質或氧化物。金屬線106、108及通路112可係(舉例而言)一金屬。在某些實施例中，沿著半導體基板114之一背側沉積隔離區116。然後，BEOL金屬化堆疊102藉由以下步驟形成於隔離區116及半導體基板114上方：在ILD層104內形成溝槽及通路開口，ILD層104選擇性地暴露於蝕刻ILD層104之一蝕刻劑(例如，CF4
、CHF3
、C4
F8
、HF等)，後續接著將一導電金屬材料(諸如、銅、鋁、鎢等)填充至溝槽及通路開口中。在某些實施例中，可使用一化學機械拋光(CMP)製程來自ILD層104之一上部表面移除多餘金屬材料。然後，將半導體基板114倒置以用於後續製程。 如圖5之剖面圖500所展示中，沿著半導體基板114與BEOL金屬化堆疊102相對之一前側而形成一鈍化層148。鈍化層148可形成為(舉例而言)包含一或多層氧化物、氮化物及高k介電質之一單層或多層介電膜。該一或多個層可藉由使用氣相沉積、熱氧化、旋塗或任何其他適合沉積技術來依序沉積若干層而形成。 如圖6之剖面圖600中所展示，在鈍化層148及半導體基板114中、穿過上覆於一上部金屬化層110之一選擇區而至隔離區116 (參見圖6)執行一蝕刻製程。在某些實施例中，由於過蝕刻，隔離區116可在選擇區下方被腐蝕。蝕刻製程形成上覆於上部金屬化層110之一切割道開口120。用於執行蝕刻製程之製程可包含形成遮蔽半導體基板114之若干區從而橫向環繞選擇區之一光阻層。然後，可將一第一蝕刻劑602施塗至光阻層502之一圖案之半導體基板114。此後，可移除第一光阻層。儘管圖6中未展示，但在某些實施例中，可在形成切割道開口120之後保形地形成並圖案化一緩衝層(例如圖2中所展示之緩衝層212)。 如圖7之剖面圖700所展示中，在隔離區116及ILD層104中、穿過選擇區執行一蝕刻製程以形成一開口以暴露上部金屬化層110。選擇區被橫向間隔開且沿著切割道開口120之周邊平行地軸向延伸。用於執行蝕刻製程之製程可包含形成遮蔽隔離區116之若干區從而橫向環繞選擇區之一第二光阻層702。此外，可將一或多個第二蝕刻劑704施塗至係第二光阻層702之一圖案之隔離區116及ILD層104。此後，可移除第二光阻層702。 如圖8之剖面圖800中所展示，在隔離區116上方形成一導電墊層128'，導電墊層128'填充藉由圖7之蝕刻製程形成之開口且部分地填充切割道開口120。導電墊層128'可由(舉例而言)一金屬形成，諸如鋁銅、銅、鋁或某些其他金屬。在某些實施例中，導電墊層128'可係使用以下製程而形成：一鍍覆製程(例如，一電鍍製程或一無電式電鍍製程)或一沉積製程(例如，化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)等)，後續接著一回蝕製程。 如圖9之剖面圖900中所展示，可在導電墊層128' (圖8中所展示)中執行一蝕刻製程以形成一導電墊128。蝕刻製程形成具有與半導體基板114之鄰近側壁表面橫向間隔之側壁表面的導電墊128。此外，導電墊128具有包含凹陷上部表面之一對開口。用於執行蝕刻製程之製程可包含形成遮蔽導電墊層128'之若干區從而橫向環繞選擇區之一第三光阻層902。此外，可將一第三蝕刻劑904施塗至係第三光阻層902之一圖案之導電墊層128'。此後，可移除第三光阻層902。 如圖10之剖面圖1000中所展示，在鈍化層148、隔離區116及導電墊128上方形成一第一介電層144，且第一介電層144填充切割道開口120之一其餘部分。第一介電層144係藉由一選擇性沉積製程而形成。第一介電層144以大於其形成於鈍化層148上之沉積速率的一沉積速率形成於導電墊128上。在某些實施例中，第一介電層144以四倍於或大於沉積於鈍化層之沉積速率的沉積速率沉積於導電墊128及半導體基板114上。在某些實施例中，第一介電層係藉由塗覆一旋塗氧化物材料而形成。舉例而言，一PHPS (全氫聚矽氮烷)聚合物形成於切割道開口120 (藉由一溶劑攜載)內且然後經氧化以形成第一介電層144。在某些其他實施例中，第一介電層係藉由一次大氣壓化學氣相沉積(SACVD)製程而形成。因此，切割道開口120被無縫填充而不會在切割道開口120外引起一顯著介電質高度，此有助於執行一平坦化製程。在某些實施例中，選擇性沉積製程後續接著會衍生出矽烷(SiH4)、氨(NH3)及氫(H2)氣體之一退火製程。第一介電層144可形成為(舉例而言)氧化物(諸如二氧化矽)或某些其他介電質。 如圖11之剖面圖1100中所展示，可藉由在第一介電層144上沉積一無摻雜矽酸鹽玻璃(USG)材料形成一第二介電層146。第二介電層146可藉由一沉積製程(例如，化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)等)形成。 如圖12之剖面圖1200中所展示，藉由一平坦化製程(諸如一化學機械拋光(CMP)製程)移除USG材料之一上部部分來將第二介電層146平坦化。在某些實施例中，跨越切割道及周邊區達成第二介電層146之一平坦上部表面，如圖12中所展示。在未藉由圖12展示之某些替代實施例中，實質上移除上覆於鈍化層148之第二介電層146，使得僅留下第二介電層146低於鈍化層148之一上部表面之一部分，諸如第一介電層144之一凹上部表面正上方之部分。在此情形中，第二介電層146之一上部表面與鈍化層148正上方之第一介電層144之一上部表面實質上對準。 如圖13之剖面圖1300中所展示，在第二介電層146及/或第一介電層144中執行一濕式蝕刻製程以清除工件表面且進一步回蝕第一介電層144及/或第二介電層146之一上部表面以使其實質上平坦。 如圖14之剖面圖1400中所展示，在第一介電層144及第二介電層14中、穿過上覆於導電墊128之選擇區執行一蝕刻製程。在某些實施例中，由於過蝕刻，導電墊128可在選擇區下方被腐蝕。蝕刻製程形成上覆於且暴露導電墊128之一墊開口218。用於執行蝕刻製程之製程可包含藉由遮蔽第一介電層144及第二介電層146之若干區從而橫向環繞選擇區而形成一第四光阻層1402。此外，可將一第五蝕刻劑1404施塗至第四光阻層1402之一圖案之第一介電層144及第二介電層146。此後，可移除第四光阻層1402。 如圖15之剖面圖1500中所展示，在第一介電層144及第二介電層146上方形成一金屬連接層1502且金屬連接層1502填充墊開口218。金屬連接層1502可由(舉例而言)一金屬形成，諸如銅或鋁銅。此外，金屬連接層1502可係使用(舉例而言)氣相沉積、旋塗或任何其他適合沉積技術而形成。在某些實施例中，金屬連接層1502可保形地形成。(未展示)。 圖16圖解說明用於製造具有一導電墊結構之一整合式晶片之一方法1600之某些實施例。儘管關於圖4至圖15闡述了方法1600，但應瞭解方法1600並不限於圖4至圖15中所揭示之此等結構，而是可獨立於圖4至圖15中所揭示之結構而獨立存在。類似地，應瞭解圖4至圖15中所揭示之結構並不限於方法1600，而是可作為獨立於方法1600之結構而獨立存在。此外，雖然下文將所揭示方法(例如，方法1600)圖解說明及闡述為一系列動作或事件，但應瞭解不應在限制意義上解釋所圖解說明之此等動作或事件之次序。舉例而言，除了本文中所圖解說明及/或所闡述之次序外，某些動作亦可以不同次序發生及/或與其他動作或事件同時發生。另外，並非所有所圖解說明動作皆可被需要來實施本文中說明之一或多項態樣或實施例。此外，可以一或多個單獨動作及/或階段實施本文中所繪示之動作中之一或多者。 在1602處，在一半導體基板上方形成一鈍化層。在某些實施例中，沿著半導體基板之一背沉積側一隔離區。在半導體基板上方形成一BEOL金屬化堆疊。然後倒置半導體基板，且沿著半導體基板與BEOL金屬化堆疊相對之一前側形成一鈍化層。鈍化層可形成為(舉例而言)包含一或多層氧化物、氮化物及高k介電質之一單層或多層介電膜。圖4至圖5圖解說明對應於動作1602之剖面圖400及500之某些實施例。 在1604處，穿過鈍化層及半導體基板形成一切割道開口，該切割道開口上覆於一金屬線。在某些實施例中，在鈍化層及半導體基板中執行一蝕刻製程以形成上覆於一金屬線之切割道開口。然後，在隔離區及ILD層中執行一第二蝕刻製程以形成一開口以暴露金屬線。圖6至圖7圖解說明對應於動作1604之剖面圖600及700之某些實施例。 在1606處，在切割道開口中形成一導電墊。在某些實施例中，一導電墊層形成於隔離區上方，從而完全填充藉由第二蝕刻製程形成之開口且部分填充切割道開口。然後將導電墊層圖案化以形成一導電墊。蝕刻製程形成導電墊具有與半導體基板之鄰近側壁表面橫向間隔之側壁表面。此外，導電墊可具有包含凹陷上部表面之一對開口。圖8至圖9圖解說明對應於動作1606之剖面圖800及900之某些實施例。 在1608處，在導電墊上方形成一第一介電層且將切割道開口填充至達到鈍化層之上。在某些實施例中，第一介電層形成於鈍化層、隔離區及導電墊上方且填充切割道開口之一其餘部分。第一介電層係藉由一選擇性沉積製程而形成。第一介電層以大於其形成於鈍化層上之沉積速率之一沉積速率形成於導電墊上。圖10圖解說明對應於動作1608之一剖面圖1000之某些實施例。 在1610處，在第一介電層上方形成一第二介電層且第二介電層延伸於鈍化層上方。在某些實施例中，第二介電層可藉由在第一介電層上沉積一無摻雜矽酸鹽玻璃(USG)材料形成。圖11圖解說明對應於動作1610之一剖面圖1100之某些實施例。 在1612處，將第二介電層平坦化。在某些實施例中，藉由一平坦化製程(諸如一化學機械拋光(CMP)製程)移除第二介電材料之一上部部分來將第二介電層平坦化。在某些實施例中，跨越切割道區及周邊區達成第二介電層之一平坦上部表面。在某些替代實施例中，實質上移除上覆於鈍化層之第二介電層，使得僅留下第二介電層低於鈍化層之一上部表面之一部分，諸如第一介電層之一凹上部表面正上方之部分。然後在第二介電層及/或第一介電層中執行一濕式蝕刻製程以清除工件表面且進一步回蝕第一介電層及/或第二介電層之一上部表面以使其實質上平坦。圖12至圖13圖解說明對應於動作1612之剖面圖1200及1300之某些實施例。 在1614處，在導電墊正上方形成一金屬連接層以給墊開口加襯。在某些實施例中，在第一介電層及第二介電層中執行一蝕刻製程以暴露導電墊。一金屬連接層形成於第一介電層及第二介電層上方且填充於墊開口218中。圖14至圖15圖解說明對應於動作1614之剖面圖1400及1500之某些實施例。 如可自上文之說明瞭解，本揭露提供用於在製造一影像感測器期間整合一導電墊製程與一BCFA製程之一方法。該方法包括：在一半導體基板上方、接觸式影像感測器之一光接收側上形成一鈍化層；及穿過鈍化層及半導體基板形成一切割道開口。切割道開口上覆於且暴露一後段製程(BEOL)金屬化堆疊之一金屬線。該方法進一步包括：在切割道開口內形成一導電墊，該導電墊電接觸BEOL金屬化堆疊；及在切割道開口內於導電墊上方形成一第一介電層且該第一介電層延伸於鈍化層上方。第一介電層係藉由一選擇性沉積製程而形成，使得第一介電層以大於形成於鈍化層上之一沉積速率形成於導電墊上。 在其他實施例中，本揭露係關於一影像感測器裝置之一導電墊結構。該導電墊結構包括：一半導體基板，其配置於一後段製程(BEOL)金屬化堆疊上方；及一鈍化層，其放置於半導體基板上方。該導電墊結構進一步包括：一切割道開口，其穿過該半導體基板及該鈍化層而放置；及一導電墊，其包括一基底區及一突出區，該突出區自該基底區突出至該BEOL金屬化堆疊中。該導電墊結構進一步包括：一第一介電層，其填充該導電墊上方之該切割道開口、延伸於該鈍化層上方，且具有在該導電墊正上方之一凹上部表面；及一第二介電層，其放置於該第一介電層之該凹上部表面上，且具有與該鈍化層正上方之該第一介電層之一上部表面實質上對準之一上部表面。 在其他實施例中，本揭露提供用於製造一影像感測器裝置之一導電墊結構之一方法。該方法包括：在一半導體基板上方形成一鈍化層；及穿過該鈍化層及該半導體基板形成一切割道開口。該切割道開口上覆於且暴露一後段製程(BEOL)金屬化堆疊之一金屬線。該方法進一步包括：在該切割道開口內形成一導電墊，該導電墊電接觸該BEOL金屬化堆疊。該方法進一步包括：藉由一選擇性沉積製程而在切割道開口內於該導電墊上方形成一第一介電層。該第一介電層以大於形成於鈍化層上之沉積速率的一沉積速率形成於該導電墊上。該方法進一步包括：在該第一介電層上形成一第二介電層；在該第二介電層中執行一化學機械拋光(CMP)；及在該第二介電層及/或該第一介電層中執行一濕式蝕刻製程以回蝕該第一介電層及/或該第二介電層之一上部表面以使其實質上平坦。 前述內容概述數項實施例之特徵，使得熟習此項技術者可較好地理解本揭露之態樣。熟習此項技術者應瞭解，其可容易地將本揭露用作用於設計或修改其他程序及結構之一基礎以實現相同目的及/或達成本文中所引入之實施例之相同優勢。熟習此項技術者亦應意識到，此等等效構造並不脫離本揭露之精神及範疇，且應意識到其可在不脫離本揭露之精神及範疇之情況下在本文中作出各種改變、替代及更改。
100‧‧‧剖面圖
102‧‧‧後段製程金屬化堆疊
104‧‧‧層間介電層
106‧‧‧金屬線
108‧‧‧金屬線
110‧‧‧上部金屬化層
112‧‧‧通路
114‧‧‧半導體基板
116‧‧‧隔離區
118‧‧‧上部表面
120‧‧‧切割道開口
122‧‧‧上部表面
124‧‧‧上部表面
126‧‧‧上部表面
128‧‧‧導電墊
128'‧‧‧導電墊層
130‧‧‧基底區
132‧‧‧突出區
134‧‧‧微凹上部表面/凹上部表面
136‧‧‧平坦上部表面/上部表面
138‧‧‧線形開口
142‧‧‧上部表面
144‧‧‧第一介電層/介電層
146‧‧‧第二介電層/介電層
148‧‧‧鈍化層
150‧‧‧上部表面
200‧‧‧剖面圖
202‧‧‧第一氧化物層
204‧‧‧高k介電層
206‧‧‧第二氧化物層
208‧‧‧氮化物層
210‧‧‧金屬連接層
212‧‧‧緩衝層
214‧‧‧凹陷上部表面
218‧‧‧墊開口
300‧‧‧剖面圖
302‧‧‧感測區
304‧‧‧互連區
306‧‧‧邏輯區
308‧‧‧載體基板
310‧‧‧積體電路
312‧‧‧前側
314‧‧‧裝置區
316‧‧‧像素感測器
318‧‧‧背側
320‧‧‧接點
322‧‧‧彩色濾光器陣列
324‧‧‧微透鏡
400‧‧‧剖面圖
500‧‧‧剖面圖
600‧‧‧剖面圖
602‧‧‧第一蝕刻劑
700‧‧‧剖面圖
702‧‧‧第二光阻層
704‧‧‧第二蝕刻劑
800‧‧‧剖面圖
900‧‧‧剖面圖
902‧‧‧第三光阻層
904‧‧‧第三蝕刻劑
1000‧‧‧剖面圖
1100‧‧‧剖面圖
1200‧‧‧剖面圖
1300‧‧‧剖面圖
1400‧‧‧剖面圖
1402‧‧‧第四光阻層
1404‧‧‧第五蝕刻劑
1500‧‧‧剖面圖
1502‧‧‧金屬連接層
當搭配附圖閱讀時，依據以下詳細說明最佳地理解本揭露之態樣。注意，根據行業中之標準實踐，各種構件並不按比例繪製。事實上，為論述之清晰起見，可任意地增大或減小各種構件之尺寸。 圖1圖解說明具有一導電墊結構之一整合式晶片之某些實施例之一剖面圖。 圖2圖解說明具有一導電墊結構與一金屬連接層之一整合式晶片之某些替代實施例之一剖面圖。 圖3圖解說明具有一背側照明式(BSI)互補式金屬氧化物半導體(CMOS)影像感測器與一導電墊結構之一整合式晶之某些替代實施例之一剖面圖。 圖4至圖15圖解說明處於製造之各個階段的具有一導電墊結構之一整合式晶片之某些實施例之一系列剖面圖。 圖16圖解說明用於製造具有一導電墊結構之一整合式晶片之一方法之某些實施例之一流程圖。
Claims (1)
- 一種用於製造一接觸式影像感測器之方法，該方法包括： 在一半導體基板上方於該接觸式影像感測器之一光接收側上形成一鈍化層； 穿過該鈍化層及該半導體基板形成一切割道開口，該切割道開口上覆於且暴露一後段製程(BEOL)金屬化堆疊之一金屬線； 在該切割道開口內形成一導電墊，該導電墊電接觸該BEOL金屬化堆疊；及 在該切割道開口內於該導電墊上方形成一第一介電層且該第一介電層延伸於該鈍化層上方，其中該第一介電層係藉由一選擇性沉積製程而形成，使得該第一介電層以大於其形成於該鈍化層上之沉積速率的一沉積速率形成於該導電墊上。
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