KR20040058651A - 모니터링 포인트가 형성된 반도체 웨이퍼 - Google Patents
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Abstract
본 발명은 모니터링 포인트가 형성된 반도체 웨이퍼에 관한 것으로, 씨엠피(CMP) 공정에 대한 검증 공정의 신뢰성을 확보할 수 있도록 제 1 모니터링 포인트 및 제 2 모니터링 포인트를 형성하고, 칩 절단영역에서 모니터링 포인트가 차지하는 면적을 최소화하기 위해서, 복수개의 반도체 소자 영역과; 상기 반도체 소자 영역을 구분하는 칩 절단영역과; 식각 공정 후에 상기 식각 공정을 검증하기 위해 식각된 산화막의 두께를 측정하기 위해서, 상기 칩 절단영역에 형성된 다수개의 제 1 모니터링 포인트와; 씨엠피 공정 후에 상기 씨엠피 공정을 검증하기 위해서 씨엠피 공정 전후의 산화막의 두께를 측정하기 위해서, 상기 칩 절단영역에 형성된 다수개의 제 2 모니터링 포인트;를 포함하며, 상기 제 1 및 제 2 모니터링 포인트들은 각기 무리를 지어 형성되며, 서로 이웃하는 상기 제 1 모니터링 포인트와 상기 제 2 모니터링 포인트는 소정의 거리만큼 이격되게 형성된 것을 특징으로 하는 모니터링 포인트가 형성된 반도체 웨이퍼를 제공한다. 그리고 본 발명에 따른 서로 이웃하는 제 1 모니터링 포인트와 제 2 모니터링 포인트 사이의 거리는 적어도 평탄 길이(plananization length) 이상이다.
Description
본 발명은 반도체 웨이퍼에 관한 것으로, 더욱 상세하게는 식각 공정과 씨엠피 공정 후에 공정의 가부를 결정하기 위한 산화막의 두께를 측정할 수 있도록 칩 절단영역에 모니터링 포인트가 형성된 반도체 웨이퍼에 관한 것이다.
반도체 제조 공정 중 각 공정의 진행 후 공정이 양호하게 진행되었는지의 유무를 검증하는 공정을 진행하게 되는데, 식각 공정과 씨엠피(CMP; Chemical Mechanical Polishing) 공정의 경우 산화막의 두께를 측정하여 공정을 검증한다.
이와 같은 검증 공정을 진행하기 위해서, 웨이퍼의 반도체 소자 영역을 구분하는 칩 절단영역(scribe line)에 산화막의 두께를 측정할 수 있도록 모니터링 포인트(Monitoring Point; MP)를 인위적으로 형성한다. 이때 식각 공정의 경우 산화막을 식각한 이후 남아 있는 MP의 산화막의 두께를 측정하여 식각 공정을 검증한다. CMP 공정의 경우 식각 공정에서 식각되지 않은 MP의 CMP 공정 전후의 산화막의 두께를 측정하여 CMP 공정을 검증한다.
이하, 식각 공정의 검증 공정에 사용되는 MP를 제 1 MP라 하고, CMP 공정의 검증 공정에 사용되는 MP를 제 2 MP라 한다.
도 1은 반도체 웨이퍼(10)를 보여주는 평면도이다. 도 2는 도 1의 웨이퍼의 칩 절단영역(14)에 형성된 종래기술에 따른 MP(16)를 보여주는 평면도이다. 도 3은 도 2의 3-3선 단면도이다.
도 1 내지 도 3을 참조하면, 실리콘 소재의 실리콘 기판(11)에 일반적으로 웨이퍼 제조 공정을 통해 소정의 집적회로들이 형성된다. 실리콘 기판(11)에 집적된 회로들이 복수개의 반도체 소자 영역(12)을 구성하고, 이웃하는 반도체영역(12)들은 칩 절단영역(14)에 의해 구분된다. 한편 반도체 소자 영역(12)을 이루는 집적회로가 본 발명을 이해하는데 반드시 필요한 것은 아니기 때문에, 집적회로는 본 명세서 및 도면에 개시하지 않았다.
그리고 MP(16)는 검증 공정의 편리를 위해서 칩 절단영역(14)의 한 부분에 서로 이웃하게 집중적으로 형성하는 것이 일반적이다.
그런데 제 1 MP(15a)에 근접하게 형성된 제 2 MP(13a)의 경우, CMP 공정에서 측정하는 넓은 산화막에 형성된 제 2 MP(13a)에 식각 공정에서 검증 공정을 진행한 제 1 MP(15a)에 구리(Cu)와 같은 금속으로 채워진 넓은 금속층이 존재하게 된다. 이 경우 CMP 공정의 금속층에 대한 일반적인 특성인 디슁(dishing)과 부식(erosion)의 영향으로 산화막보다는 더 빠른 속도로 연마되기 때문에, 제 1 MP(15a)가 제 2 MP(13a)보다는 상대적으로 낮게 형성된다.
따라서 제 2 MP(13a)는 제 1 MP(15a) 쪽으로 경사지게 형성되기 때문에, 제 2 MP(13a)의 영역 안에서 두께의 차이(t)가 발생된다. 예컨대 산화막 두께 계측기로 제 2 MP(13a)의 영역 안에서 3군데(a, b, c)의 두께를 측정한 경우, 두께 차이(t)가 약 850Å 발생됨을 측정할 수 있다.
이런 이유로, CMP 공정 전후에 제 2 MP(13a)의 두께를 측정할 경우, 제 2 MP(13a)의 영역 안에서 측정하는 위치에 따라서 재현성이 현저히 떨어진다. 예컨대, 제 2 MP(13a)의 두께의 차이(t)가 약 850Å인 웨이퍼(10)에서 제 2 MP(13a)의 특정 위치를 반복해서 측정할 경우, 약 300Å의 오차가 발생된다.
따라서 제 1 MP(15a)와 제 2 MP(13a)가 근접하게 형성될 경우, 제 2 MP(13a)두께 측정으로는 CMP 공정에 대한 신뢰성을 검증하는 것이 용이하지 않다.
구체적으로 공정에 투입되는 실질적인 웨이퍼의 MP 측정 후 MP의 단차를 표시한 그래프, 도 4 및 도 5를 참조하여 설명하면, 먼저 "OS**"에서 OS는 MP를 나타내고, **은 순번을 나타낸다.
도 4를 참조하면, MP별로 식각 후에 발생하는 단차가 틀린데, 이는 MP별로 모니터링하는 공정이 다르기 때문이다. CMP 후에 측정하는 제 2 MP는 "OS03"이며, 비아(via) 식각 후 측정하는 제 1 MP는 "OS01"이며, 트랜치(trench) 식각 후 측정하는 제 1 MP는 "OS04"이다.
각 공정별 MP가 혼재되어 있어 CMP 후 측정하는 "OS03"의 주위로 디슁을 유발하는 넓은 금속층 부위가 존재하게 되며, 특히 "OS01", "OS05" 및 "OS07"의 경우 증착되는 금속층의 두께보다 더 깊게 패터닝이 되어 디슁의 영향을 배가시키기 때문에, 도 5에 도시된 바와 같이, "OS03"안의 두께의 차를 더 증가시켜 두께 측정 오차가 더 크게 발생된다.
또한 종래에는 MP를 형성할 때, 동일한 제 1 MP를 1개 이상을 중복하여 형성함으로써, 불필요한 MP로 인한 웨이퍼에 실제 필요한 반도체 소자의 면적을 늘일 수 없는 문제점을 안고 있다. 즉, 동일한 제 1 MP 3개 즉, "OS01", "OS05", "OS07"가 형성되어 있음을 확인할 수 있다.
따라서, 본 발명의 목적은 CMP 공정에 대한 검증 공정의 신뢰성을 확보할 수 있도록 제 1 MP 및 제 2 MP가 형성된 웨이퍼를 제공하는 데 있다.
본 발명의 다른 목적은 필요한 MP만을 형성하고, 제 1 MP의 면적을 줄여 MP가 차지하는 면적을 최소화하는 데 있다.
도 1은 반도체 웨이퍼를 보여주는 평면도이다.
도 2는 도 1의 웨이퍼의 칩 절단영역에 형성된 종래기술에 따른 MP를 보여주는 평면도이다.
도 3은 도 2의 3-3선 단면도이다.
도 4는 식각 후의 제 1 및 제 2 MP의 단차를 보여주는 그래프이다.
도 5는 CMP 공정 후의 제 1 및 제 2 MP를 단차를 보여주는 그래프이다.
도 4는 본 발명의 실시예에 따른 반도체 웨이퍼의 칩 절단영역에 형성된 MP를 보여주는 평면도이다.
* 도면의 주요 부분에 대한 설명 *
10, 30 : 웨이퍼 11 : 실리콘 기판
12, 32 : 반도체 소자 영역 13, 13a, 33 : 제 2 MP
14, 34 : 칩 절단영역 15, 15a, 35 : 제 1 MP
16, 36 : MP
상기 목적을 달성하기 위하여, 복수개의 반도체 소자 영역과; 상기 반도체 소자 영역을 구분하는 칩 절단영역과; 식각 공정 후에 상기 식각 공정을 검증하기 위해 식각된 산화막의 두께를 측정하기 위해서, 상기 칩 절단영역에 형성된 다수개의 제 1 모니터링 포인트와; 씨엠피 공정 후에 상기 씨엠피 공정을 검증하기 위해서 씨엠피 공정 전후의 산화막의 두께를 측정하기 위해서, 상기 칩 절단영역에 형성된 다수개의 제 2 모니터링 포인트;를 포함하며,
상기 제 1 및 제 2 모니터링 포인트들은 각기 무리를 지어 형성되며, 서로 이웃하는 상기 제 1 모니터링 포인트와 상기 제 2 모니터링 포인트는 소정의 거리만큼 이격되게 형성된 것을 특징으로 하는 모니터링 포인트가 형성된 반도체 웨이퍼를 제공한다.
본 발명에 따른 서로 이웃하는 제 1 모니터링 포인트와 제 2 모니터링 포인트 사이의 거리는 적어도 평탄 길이(plananization length) 이상이다.
본 발명에 따른 제 1 모니터링 포인트의 영역은 제 1 모니터링 포인트의 두께를 측정하는 계측기가 허용하는 측정 크기에 대응되는 크기를 갖는다.
그리고 본 발명에 따른 제 1 모니터링 포인트 중에서, 트랜치 식각후 측정하는 제 1 모니터링 포인트를 제 2 모니터링 포인트로 함께 사용할 수도 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자한다.
도 6은 본 발명의 실시예에 따른 반도체 웨이퍼의 칩 절단영역(34)에 형성된 MP(36)를 보여주는 평면도이다. 도 6을 참조하면, 본 발명의 실시예에 따른 반도체 웨이퍼(30)는 제 1 MP(35)와 제 2 MP(33)가 칩 절단영역(34)에 형성되며, 특히 같은 MP들끼리 무리를 지어 형성된다. 여기서 도면부호 32는 반도체 소자 영역을 가리킨다.
특히 서로 이웃하게 되는 제 1 MP(35)와 제 2 MP(33)는 소정의 거리만큼 이격되게 형성함으로써, CMP 공정에 대한 검증 공정의 신뢰성을 확보할 수 있다. 좀더 상세히 설명하면, 제 2 MP(33)는 구리(Cu)와 같은 금속으로 채워진 넓은 금속층이 존재하게 되는 제 1 MP(35)의 CMP 공정으로 인한 디슁과 침식에 따라서, 제 1 MP(35)가 제 2 MP(33) 보다는 상대적으로 낮게 형성된다. 따라서, 제 1 MP(35)에 이웃하게 형성된 제 2 MP(33)의 경우 제 2 MP(33) 안에서 발생되는 두께 차를 최소화하기 위해서, 제 1 MP(35)로 인한 두께 차가 발생되지 않은 제 1 MP(35)로부터 떨어진 거리(d1, d2) 즉, 평탄 길이(plananization length)보다는 최소한 먼 위치에 제 2 MP(33)를 형성함으로써, 제 2 MP(33)의 영역 안에서 두께의 차이를 최소화하여 CMP 공정에 대한 검증 공정의 신뢰성을 확보할 수 있다.
칩 절단영역(34)에서 MP(36)가 차지하는 면적을 줄이기 위해서, 제 1 MP(35)의 경우 크기 효과(size effect)의 영향을 받지 않기 때문에, 제 1 MP(35)를 측정하는 계측기가 허용하는 측정 크기에 대응되는 크기로 제 1 MP(35)의 크기를 감소시킨다. 반면에 제 2 MP(33)의 경우 크기 효과가 존재하기 때문에, 기존의 제 2MP(33)의 크기를 유지하는 것이 바람직하다.
그리고 제 1 MP(35) 중에서 트랜치 식각후 측정에 사용되는 제 1 MP의 경우, 제 2 MP로 함께 사용함으로써, 전체적인 MP 수를 줄여 칩 절단영역에서 MP가 차지하는 면적을 줄일 수 있다. 즉, 제 2 MP의 경우 구리와 같은 금속층 위에 형성된 산화막의 두께를 측정하기 때문에, 트랜치 식각후 측정하는 제 1 MP와 동일한 산화막 구조를 갖는다. 따라서 트랜치 식각후 측정하는 제 1 MP를 제 2 MP로 함께 사용할 수 있다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.
따라서, 본 발명의 구조를 따르면 칩 절단영역에 같은 MP들끼리 무리를 지어 형성하고, 서로 이웃하게 되는 제 1 MP와 제 2 MP는 소정의 거리만큼 이격되게 형성함으로써, CMP 공정에 대한 검증 공정의 신뢰성을 확보할 수 있다.
그리고 제 1 MP의 경우 크기 효과(size effect)의 영향을 받지 않기 때문에, 제 1 MP를 측정하는 계측기가 허용하는 측정 크기에 대응되는 크기로 제 1 MP의 크기를 감소시킴으로써, 칩 절단영역에서 MP가 차지하는 면적을 줄일 수 있다.
또한 제 1 MP 중에서 트랜치 식각후 측정에 사용되는 제 1 MP의 경우, 제 2MP로 함께 사용함으로써, 전체적인 MP 수를 줄여 칩 절단영역에서 MP가 차지하는 면적을 줄일 수 있다.
Claims (4)
- 복수개의 반도체 소자 영역과;상기 반도체 소자 영역을 구분하는 칩 절단영역과;식각 공정 후에 상기 식각 공정을 검증하기 위해 식각된 산화막의 두께를 측정하기 위해서, 상기 칩 절단영역에 형성된 다수개의 제 1 모니터링 포인트와;씨엠피 공정 후에 상기 씨엠피 공정을 검증하기 위해서 씨엠피 공정 전후의 산화막의 두께를 측정하기 위해서, 상기 칩 절단영역에 형성된 다수개의 제 2 모니터링 포인트;를 포함하며,상기 제 1 및 제 2 모니터링 포인트들은 각기 무리를 지어 형성되며, 서로 이웃하는 상기 제 1 모니터링 포인트와 상기 제 2 모니터링 포인트는 소정의 거리만큼 이격되게 형성된 것을 특징으로 하는 모니터링 포인트가 형성된 반도체 웨이퍼.
- 제 1항에 있어서, 서로 이웃하는 상기 제 1 모니터링 포인트와 상기 제 2 모니터링 포인트 사이의 거리는 적어도 평탄 길이(plananization length) 이상인 것을 특징으로 하는 모니터링 포인트가 형성된 반도체 웨이퍼.
- 제 1항에 있어서, 상기 제 1 모니터링 포인트의 영역은 상기 제 1 모니터링 포인트의 두께를 측정하는 계측기가 허용하는 측정 크기에 대응되는 크기를 갖는것을 특징으로 하는 모니터링 포인트가 형성된 반도체 웨이퍼.
- 제 1항에 있어서, 상기 제 1 모니터링 포인트 중에서, 트랜치 식각후 측정하는 제 1 모니터링 포인트를 제 2 모니터링 포인트로 함께 사용하는 것을 특징으로 하는 모니터링 포인트가 형성된 반도체 웨이퍼.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020085008A KR20040058651A (ko) | 2002-12-27 | 2002-12-27 | 모니터링 포인트가 형성된 반도체 웨이퍼 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020020085008A KR20040058651A (ko) | 2002-12-27 | 2002-12-27 | 모니터링 포인트가 형성된 반도체 웨이퍼 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20040058651A true KR20040058651A (ko) | 2004-07-05 |
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| KR1020020085008A KR20040058651A (ko) | 2002-12-27 | 2002-12-27 | 모니터링 포인트가 형성된 반도체 웨이퍼 |
Country Status (1)
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| KR (1) | KR20040058651A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8183598B2 (en) | 2008-10-24 | 2012-05-22 | Samsung Electronics Co., Ltd. | Semiconductor device, semiconductor module, and electronic apparatus including process monitoring pattern overlapping with I/O pad |
| US8445907B2 (en) | 2010-02-04 | 2013-05-21 | Samsung Electronics Co., Ltd. | Semiconductor device including process monitoring pattern having overlapping input/output pad array area |
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2002
- 2002-12-27 KR KR1020020085008A patent/KR20040058651A/ko not_active Application Discontinuation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US8183598B2 (en) | 2008-10-24 | 2012-05-22 | Samsung Electronics Co., Ltd. | Semiconductor device, semiconductor module, and electronic apparatus including process monitoring pattern overlapping with I/O pad |
| KR101385752B1 (ko) * | 2008-10-24 | 2014-04-17 | 삼성전자주식회사 | 입출력 패드 영역과 중첩되는 공정 모니터링 패턴을 포함하는 반도체 소자 |
| US8445907B2 (en) | 2010-02-04 | 2013-05-21 | Samsung Electronics Co., Ltd. | Semiconductor device including process monitoring pattern having overlapping input/output pad array area |
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