CN117580361A - 一种半导体结构及其制造方法 - Google Patents
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Abstract
本公开实施例公开了一种半导体结构及其制造方法，所述制造方法包括：提供衬底，所述衬底包括器件区和对位区；在所述衬底上形成覆盖器件区和对位区的堆叠层，所述堆叠层至少包括位于底层的第一导电层，所述第一导电层的材料包括半导体材料；刻蚀所述堆叠层以分别在所述器件区和所述对位区形成贯穿所述堆叠层的第一沟槽和第二沟槽，所述第二沟槽以及位于所述第二沟槽之间的所述堆叠层构成对准标记。
Description
技术领域
本公开涉及半导体制造领域，尤其涉及一种半导体结构及其制造方法。
背景技术
半导体结构(例如，动态随机存取存储器)通常包括器件区和对位区，在半导体结构的制造过程中，通常会利用对位区中的对准标记进行对准控制，实现在器件区中形成的器件结构之间的对准。
在对准过程中，一般以光束侦测对准标记，光束在对准标记处发生衍射，衍射光成像在对准标记检测系统的图形传感器上，然后对图形传感器上接收的图像进行处理，实现对对准标记的识别。
然而，在检测对准信号时，通常会存在衍射光的强度不高，识别对准标记的准确度较差的问题，从而影响套刻精度(Overlay，OVL)的量测和补偿。
发明内容
本公开实施例提供一种半导体结构的制造方法，包括：
提供衬底，所述衬底包括器件区和对位区；
在所述衬底上形成覆盖器件区和对位区的堆叠层，所述堆叠层至少包括位于底层的第一导电层，所述第一导电层的材料包括半导体材料；
刻蚀所述堆叠层以分别在所述器件区和所述对位区形成贯穿所述堆叠层的第一沟槽和第二沟槽，所述第二沟槽以及位于所述第二沟槽之间的所述堆叠层构成对准标记。
在一些实施例中，所述第一导电层的材料包括多晶硅。
在一些实施例中，在所述衬底上形成堆叠层之前，所述方法还包括：
在所述衬底上形成第一介质层；
在所述第一介质层上形成第一掩膜图案，所述第一掩膜图案覆盖所述对位区；
以所述第一掩膜图案为掩膜去除位于所述器件区的所述第一介质层。
在一些实施例中，在所述衬底上形成第一介质层之前，所述方法还包括：
在位于所述器件区的所述衬底内形成隔离结构，所述隔离结构将所述衬底间隔为多个有源区；
去除部分有源区及覆盖所述部分有源区侧壁的所述隔离结构，以形成暴露所述部分有源区下方的剩余有源区的凹槽；
在所述凹槽内填充导电材料以形成接触插塞材料层。
在一些实施例中，在所述衬底上形成堆叠层，包括：
在所述衬底上形成所述第一导电层，所述第一导电层至少覆盖所述接触插塞材料层及所述第一介质层；
在所述第一导电层上形成第二导电层；
在所述第二导电层上形成第二介质层。
在一些实施例中，刻蚀所述堆叠层以分别在所述器件区和所述对位区形成贯穿所述堆叠层的第一沟槽和第二沟槽，包括：
在所述第二介质层上形成第二掩膜图案；
以所述第二掩膜图案为掩膜从上往下刻蚀所述第二介质层、所述第二导电层、所述第一导电层以分别在所述器件区和所述对位区上形成所述第一沟槽和所述第二沟槽，所述第一沟槽和所述第二沟槽将所述堆叠层间隔为多个分立的堆叠结构；其中，位于所述器件区的所述第一导电层覆盖部分所述接触插塞材料层。
在一些实施例中，在刻蚀所述堆叠层以分别在所述器件区和所述对位区形成贯穿所述堆叠层的第一沟槽和第二沟槽之后，所述方法还包括：
将未被所述第一导电层覆盖的所述接触插塞材料层移除，形成接触插塞。
在一些实施例中，所述方法还包括：
形成第三介质层，所述第三介质层覆盖所述堆叠结构的侧壁，其中，在所述器件区，所述第三介质层还填充位于所述接触插塞两侧的空隙，所述空隙是移除部分所述接触插塞材料层形成的。
在一些实施例中，在形成第三介质层之后，在形成第三介质层之后，所述方法还包括：在所述第二沟槽内形成第四介质层，所述第四介质层覆盖所述第三介质层的侧壁并填充所述第二沟槽。
本公开还提供一种半导体结构，包括：
衬底，所述衬底包括器件区和对位区；
堆叠层，位于所述衬底上，所述堆叠层至少包括位于底层的第一导电层，所述第一导电层的材料包括半导体材料；
分别位于所述器件区和所述对位区的第一沟槽和第二沟槽，所述第一沟槽和所述第二沟槽位于所述堆叠层内并贯穿所述堆叠层，其中，所述第二沟槽以及位于所述第二沟槽之间的所述堆叠层构成对准标记。
在一些实施例中，所述半导体结构还包括：第一介质层，所述第一介质层位于所述对位区中的堆叠层的下方并覆盖所述对位区。
在一些实施例中，所述半导体结构还包括：位于所述器件区的隔离结构，所述隔离结构位于所述衬底内并在所述衬底内限定出多个有源区；位于所述器件区的接触插塞，所述接触插塞至少部分位于所述衬底内并覆盖部分所述有源区。
在一些实施例中，位于所述器件区的所述第一导电层与所述接触插塞接触连接。
在一些实施例中，所述堆叠层还包括：第二导电层，位于所述第一导电层上；第二介质层，位于所述第二导电层上。
在一些实施例中，所述第一沟槽和所述第二沟槽将所述堆叠层间隔为多个分立的堆叠结构；所述半导体结构还包括：第三介质层，所述第三介质层至少覆盖所述堆叠结构的侧壁。
在一些实施例中，所述第三介质层还包括夹设于所述接触插塞和所述隔离结构之间的部分。
在一些实施例中，所述半导体结构还包括：位于所述第二沟槽内的第四介质层，所述第四介质层覆盖所述第三介质层的侧壁并填充所述第二沟槽。
本公开实施例提供的半导体结构及其制造方法，其中，所述制造方法包括：提供衬底，所述衬底包括器件区和对位区；在所述衬底上形成覆盖器件区和对位区的堆叠层，所述堆叠层至少包括位于底层的第一导电层，所述第一导电层的材料包括半导体材料；刻蚀所述堆叠层以分别在所述器件区和所述对位区形成贯穿所述堆叠层的第一沟槽和第二沟槽，所述第二沟槽以及位于所述第二沟槽之间的所述堆叠层构成对准标记。本公开实施例中第二沟槽以及位于第二沟槽之间的堆叠层构成对准标记，堆叠层包括位于底层的第一导电层，第一导电层的材料包括半导体材料，如此，增强了衍射光的强度，提高了对准标记的对准质量和识别对准标记的准确度，进而提高了套刻精度的量测、补偿的精度。
本公开的一个或多个实施例的细节在下面的附图和描述中提出。本公开的其它特征和优点将从说明书附图以及权利要求书变得明显。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开实施例提供的半导体结构的制造方法流程框图；
图2至图9为本公开实施例提供的半导体结构的制造方法的工艺流程图；
图10a至图10b为对准标记的ROPI值的曲线图。
具体实施方式
下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
半导体结构(例如，动态随机存取存储器)通常包括器件区和对位区，在半导体结构的制造过程中，通常会利用对位区中的对准标记进行对准控制，实现在器件区中形成的器件结构之间的对准。对准标记通常为具有凸起和凹槽的周期性图形。
在对准过程中，一般以光束侦测对准标记，光束在对准标记处发生衍射，衍射光成像在对准标记检测系统的图形传感器上，然后对图形传感器上接收的图像进行处理，实现对对准标记的识别。
然而，在检测对准信号时，通常会存在衍射光的强度不高，识别对准标记的准确度较差的问题，从而影响套刻精度(Overlay，OVL)的量测和补偿。
基于此，提出了本公开实施例的以下技术方案：
本公开实施例提供了一种半导体结构的制造方法，具体请参见图1。如图所示，方法包括以下步骤：
步骤101、提供衬底，衬底包括器件区和对位区；
步骤102、在衬底上形成覆盖器件区和对位区的堆叠层，堆叠层至少包括位于底层的第一导电层，第一导电层的材料包括半导体材料；
步骤103、刻蚀堆叠层以分别在器件区和对位区形成贯穿堆叠层的第一沟槽和第二沟槽，第二沟槽以及位于第二沟槽之间的堆叠层构成对准标记。
下面结合附图对本公开的具体实施方式做详细的说明。在详述本公开实施例时，为便于说明，示意图会不依一般比例做局部放大，而且示意图只是示例，其在此不应限制本公开的保护范围。
本公开实施例提供的制造方法，可以用于制造动态随机存取存储器(DRAM)。但不限于此，制造方法还可以用于制造任何半导体结构。
图2至图9为本公开实施例提供的半导体结构的制造方法的工艺流程图。以下结合图2至图9对本公开实施例提供的半导体结构的制造方法再作进一步详细的说明。
首先，执行步骤101，如图2所示，提供衬底20，衬底20包括器件区201和对位区202。
衬底20可以为半导体衬底，并且可以包括至少一个单质半导体材料(例如为硅(Si)衬底、锗(Ge)衬底)、至少一个III-V化合物半导体材料、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。在一具体实施例中，衬底20为硅衬底，硅衬底可经掺杂或未经掺杂。在实际工艺中，半导体结构形成在晶圆上，对位区202通常被放置在晶圆的切割道上。
接下来，执行步骤102，如图5所示，在衬底20上形成覆盖器件区201和对位区202的堆叠层25，堆叠层25至少包括位于底层的第一导电层251，第一导电层251的材料包括半导体材料。
如图3至图4所示，在一实施例中，在衬底20上形成堆叠层25之前，方法还包括：
在衬底20上形成第一介质层23；
在第一介质层23上形成第一掩膜图案24，第一掩膜图案24覆盖对位区202；
以第一掩膜图案24为掩膜去除位于器件区201的第一介质层23。
本公开实施例在对位区202上形成第一介质层23，使得后续形成的第二沟槽T2(参见图7)暴露第一介质层23，进一步增强衍射光的信号强度，提高对准标记的对准质量和识别对准标记的准确度。第一介质层23的形成工艺包括但不限于化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、原子层沉积(ALD)工艺或其组合。第一介质层23的材料可以是氮化物，例如，氮化硅。第一掩膜图案24的材料可以是光刻胶。
再次参见图3，在一实施例中，在衬底20上形成第一介质层23之前，方法还包括：
在位于器件区201的衬底20内形成隔离结构21，隔离结构21将衬底20间隔为多个有源区AA；
去除部分有源区AA及覆盖部分有源区AA侧壁的隔离结构21，以形成暴露部分有源区AA下方的剩余有源区AA的凹槽S；
在凹槽S内填充导电材料以形成接触插塞材料层22'。
在一实施例中，在至少移除部分有源区AA及覆盖部分有源区AA侧壁的隔离结构21，以形成暴露部分有源区AA的凹槽S之前，还包括：在衬底20上形成绝缘层203，绝缘层203覆盖器件区201和对位区202，用于保护衬底20。在一些实施例中，至少移除部分有源区AA及覆盖部分有源区AA侧壁的隔离结构21，以形成暴露部分有源区AA的凹槽S，包括：移除部分绝缘层203以及位于部分绝缘层203下方的部分有源区AA、覆盖部分有源区AA侧壁的隔离结构21，以形成凹槽S，凹槽S的底部暴露部分有源区AA。绝缘层203的材料可以为氧化物，例如氧化硅。
接触插塞材料层22'的材料可以包括任何合适的导电材料，例如多晶硅、硅锗、钨(W)、铜(Cu)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、金属硅化物、金属合金或其任何组合，该导电材料可以使用化学气相沉积(CVD)、等离子增强CVD(PECVD)、物理气相沉积(PVD)、原子层沉积(ALD)、电镀、化学镀、溅射等工艺形成在凹槽S内。
再次参见图5，在一实施例中，在衬底20上形成堆叠层25，包括：
在衬底20上形成第一导电层251，第一导电层251至少覆盖接触插塞材料层22'及第一介质层23；
在第一导电层251上形成第二导电层252；
在第二导电层252上形成第二介质层253。
具体的，第一导电层251覆盖位于器件区201的绝缘层203、接触插塞材料层22'以及位于对位区202的第一介质层23，第一导电层251与有源区AA之间由绝缘层203间隔开，且第一导电层251与接触插塞材料层22'接触连接。
这里，第一导电层251的材料包括多晶硅，多晶硅可经掺杂或不经掺杂。但不限于此，第一导电层251的材料还可以为单晶硅、非晶硅、硅锗等半导体材料。第一导电层251的形成工艺包括但不限于化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、原子层沉积(ALD)工艺或其组合。
需要说明的是，在图中，第二导电层252已被示出为单层，但是第二导电层252可以包括由不同材料制成的多个层，第二导电层252的材料包括钨(W)、铜(Cu)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、金属硅化物、金属合金或其任何组合。在一具体实施例中，第二导电层252包括钛层、位于钛层上的氮化钛层以及位于氮化钛层上的钨层。第二导电层252的每一层可以采用化学气相沉积(CVD)、等离子增强CVD(PECVD)、物理气相沉积(PVD)、原子层沉积(ALD)、电镀、化学镀、溅射等工艺形成。第二介质层253的材料包括但不限于氮化物，例如，氮化物包括氮化硅。第二介质层253的形成工艺包括但不限于化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、原子层沉积(ALD)工艺或其组合。
接下来，执行步骤103，如图6至图7所示，刻蚀堆叠层25以分别在器件区201和对位区202形成贯穿堆叠层25的第一沟槽T1和第二沟槽T2，第二沟槽T2以及位于第二沟槽T2之间的堆叠层25构成对准标记。
具体的，刻蚀堆叠层25以分别在器件区201和对位区202形成贯穿堆叠层25的第一沟槽T1和第二沟槽T2，包括：
在第二介质层253上形成第二掩膜图案26；
以第二掩膜图案26为掩膜从上往下刻蚀第二介质层253、第二导电层252、第一导电层251以分别在器件区201和对位区202上形成第一沟槽T1和第二沟槽T2，第一沟槽T1和第二沟槽T2将堆叠层25间隔为多个分立的堆叠结构27；其中，位于器件区201的第一导电层251覆盖部分接触插塞材料层22'。
在传统工艺中，在对位区形成对准标记的步骤通常为：首先，在器件区和对位区上形成第一导电层，位于对位区的第一导电层覆盖第一介质层；接着，在器件区上形成覆盖第一导电层的光刻胶层，以光刻胶层为掩膜去除位于对位区的第一导电层；接着，在位于器件区的第一导电层和位于对位区的第一介质层上形成第二导电层，在第二导电层上形成第二介质层；接着，刻蚀第二介质层、第二导电层以及第一导电层，分别在器件区和对位区形成第一沟槽和第二沟槽，第二沟槽以及位于第二沟槽之间的第二导电层、第二介质层构成了对准标记。
与传统工艺相比，本公开实施例中，省略了去除位于对位区202上的第一导电层251的步骤，使得最终形成的对准标记包括第二沟槽T2以及位于第二沟槽T2之间的堆叠层25，堆叠层25包括位于底层的第一导电层251，第一导电层251的材料包括多晶硅，如此，增强了衍射光的强度，提高了对准标记的对准质量和识别对准标记的准确度，进而提高了套刻精度的量测、补偿的精度，同时简化了工艺步骤。此外，本公开实施例可以采用一道刻蚀工艺同时形成第一沟槽T1和第二沟槽T2，进一步简化了工艺。
在半导体结构的制造中，通常采用晶圆质量(Wafer Quality，WQ)、对准残值指标(Residual Overlay Performance Indicator，ROPI)等参数衡量对准标记的对准质量。其中，WQ为对准标记的实测信号的强度与对准标记的理想信号的强度的百分比，WQ越高，代表衍射光的强度越强，对准标记的质量越高；ROPI是由对准模型和/或工艺施加校正之后的剩余套刻，ROPI的大小说明了修正的有效性，ROPI越小说明修正效果越好。
图10a至图10b为对准标记的ROPI值的曲线图，其中图10a是传统工艺中不包含第一导电层251的对准标记的ROPI值的曲线图，图10b是本公开实施例提供的对准标记的ROPI值的曲线图，图10a和图10b分别提供了8个晶圆样品的ROPI值，可以看出，本公开实施例通过保留位于对位区202上的第一导电层251，极大降低了对准标记的ROPI值，且ROPI值更加稳定。此外，本公开实施例通过保留第一导电层251还提高了对准标记的WQ值。在一些实施例中，半导体结构为动态随机存取存储器，位于器件区201的堆叠结构27为位线。
继续参见图7，在刻蚀堆叠层25以分别在器件区201和对位区202形成贯穿堆叠层25的第一沟槽T1和第二沟槽T2之后，方法还包括：将未被第一导电层251覆盖的接触插塞材料层22'移除，形成接触插塞22。在实际工艺中，可以在同一制程中从上往下刻蚀第二介质层253、第二导电层252、第一导电层251形成堆叠结构27，然后以堆叠结构27为掩膜继续刻蚀接触插塞材料层22'以形成接触插塞22。
接下来，如图8所示，形成第三介质层28，第三介质层28覆盖堆叠结构27的侧壁，其中，在器件区201，第三介质层28还填充位于接触插塞22两侧的空隙，空隙是移除部分接触插塞材料层22'形成的。第三介质层28的形成工艺包括但不限于化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、原子层沉积(ALD)工艺或其组合。需要说明的是，在图中，第三介质层28已被示出为单层，但是第三介质层28还可以为由不同材料制成的多个层，例如氮化物、氧化物、氮氧化物等中的一种或其任何组合。
接下来，如图9所示，在形成第三介质层28之后，方法还包括：在第二沟槽T2内形成第四介质层29，第四介质层29覆盖第三介质层28的侧壁并填充第二沟槽T2。第四介质层29可以通过化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、原子层沉积(ALD)等工艺形成在第二沟槽T2内。第四介质层29的材料包括但不限于氧化物，例如，氧化物包括氧化硅。
在后续工艺中，还可以在器件区形成多条隔离栅栏，隔离栅栏的延伸方向与第一沟槽的延伸方向相互垂直，并将第一沟槽分隔为多个开口；接着，去除位于开口底部的部分半导体结构以暴露出有源区；接着，在开口内形成存储节点接触插塞，存储节点接触插塞与有源区电连接。
应当说明的是，本领域技术人员能够对上述步骤顺序之间进行可能的变换而并不离开本公开的保护范围。
本公开实施例还提供一种半导体结构，如图9所示，包括：衬底20，衬底20包括器件区201和对位区202；堆叠层25，位于衬底20上，堆叠层25至少包括位于底层的第一导电层251，第一导电层251的材料包括半导体材料；分别位于器件区201和对位区202的第一沟槽T1和第二沟槽T2，第一沟槽T1和第二沟槽T2位于堆叠层25内并贯穿堆叠层25，其中，第二沟槽T2以及位于第二沟槽T2之间的堆叠层25构成对准标记。
衬底20可以为半导体衬底，并且可以包括至少一个单质半导体材料(例如为硅(Si)衬底、锗(Ge)衬底)、至少一个III-V化合物半导体材料、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。在一具体实施例中，衬底20为硅衬底，硅衬底可经掺杂或未经掺杂。在实际工艺中，半导体结构形成在晶圆上，对位区202通常被放置在晶圆的切割道上。
在一实施例中，第一导电层251的材料包括多晶硅，多晶硅可经掺杂或不经掺杂。但不限于此，第一导电层251的材料还可以为单晶硅、非晶硅、硅锗等半导体材料。第一导电层251的形成工艺包括但不限于化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、原子层沉积(ALD)工艺或其组合。
在一实施例中，堆叠层25还包括：第二导电层252，位于第一导电层251上；第二介质层253，位于第二导电层252上。需要说明的是，在图中，第二导电层252已被示出为单层，但是第二导电层252可以包括由不同材料制成的多个层，第二导电层252的材料包括钨(W)、铜(Cu)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、金属硅化物、金属合金或其任何组合。在一具体实施例中，第二导电层252包括钛层、位于钛层上的氮化钛层以及位于氮化钛层上的钨层。第二导电层252的每一层可以采用化学气相沉积(CVD)、等离子增强CVD(PECVD)、物理气相沉积(PVD)、原子层沉积(ALD)、电镀、化学镀、溅射等工艺形成。第二介质层253的材料包括但不限于氮化物，例如，氮化物包括氮化硅。第二介质层253的形成工艺包括但不限于化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、原子层沉积(ALD)工艺或其组合。
在传统工艺中，在对位区形成对准标记的步骤通常为：首先，形成覆盖器件区和对位区的第一导电层；接着，在器件区上形成覆盖第一导电层的光刻胶层，以光刻胶层为掩膜去除位于对位区的第一导电层；接着，在位于器件区的第一导电层和位于对位区的第一介质层上形成第二导电层，在第二导电层上形成第二介质层；接着，刻蚀第二介质层、第二导电层以及第一导电层，分别在器件区和对位区形成第一沟槽和第二沟槽，第二沟槽以及位于第二沟槽之间的第二导电层、第二介质层构成了对准标记。
与传统工艺相比，本公开实施例在对位区202上形成对准标记的过程中，省略了去除位于对位区202上的第一导电层251的步骤，使得最终形成的对准标记包括第二沟槽T2以及位于第二沟槽T2之间的堆叠层25，堆叠层25包括位于底层的第一导电层251，第一导电层251的材料包括多晶硅，如此，增强了衍射光的强度，提高了对准标记的对准质量和识别对准标记的准确度，进而提高了套刻精度的量测、补偿的精度，同时简化了工艺步骤。此外，在实际操作中，可以采用一道刻蚀工艺同时形成第一沟槽T1和第二沟槽T2，进一步简化了半导体结构的制造工艺。
在半导体结构的制造中，通常采用晶圆质量(Wafer Quality，WQ)、对准残值指标(Residual Overlay Performance Indicator，ROPI)等参数衡量对准标记的对准质量。其中，WQ为对准标记的实测信号的强度与对准标记的理想信号的强度的百分比，WQ越高，代表衍射光的强度越强，对准标记的质量越高；ROPI是由对准模型和/或工艺施加校正之后的剩余套刻，ROPI的大小说明了修正的有效性，ROPI越小说明修正效果越好。
图10a至图10b为对准标记的ROPI值的曲线图，其中图10a是传统工艺中不包含第一导电层251的对准标记的ROPI值的曲线图，图10b是本公开实施例提供的对准标记的ROPI值的曲线图，图10a和图10b分别提供了8个晶圆样品的ROPI值，可以看出，本公开实施例通过保留位于对位区202上的第一导电层251，降低了对准标记的ROPI值，且ROPI值更加稳定。此外，本公开实施例通过保留第一导电层251还提高了对准标记的WQ值。
在一实施例中，半导体结构还包括：第一介质层23，第一介质层23位于对位区202中的堆叠层25的下方并覆盖对位区202。位于对位区202的第二沟槽T2暴露第一介质层23，如此，能够进一步增强衍射光的信号强度，提高对准标记的对准质量和识别对准标记的准确度。第一介质层23的材料可以是氮化物，例如，氮化硅。第一介质层23可以采用化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、原子层沉积(ALD)工艺或其组合形成在对位区202上。
第一沟槽T1和第二沟槽T2将堆叠层25间隔为多个分立的堆叠结构27。本公开实施例提供的半导体结构可以为动态随机存取存储器，位于器件区201的堆叠结构27可以为位线。
在一实施例中，半导体结构还包括：位于器件区201的隔离结构21，隔离结构21位于衬底20内并在衬底20内限定出多个有源区AA；位于器件区201的接触插塞22，接触插塞22至少部分位于衬底20内并覆盖部分有源区AA。在一具体实施例中，位于器件区201的第一导电层251与接触插塞22接触连接。
接触插塞22的材料可以包括任何合适的导电材料，例如多晶硅、硅锗、钨(W)、铜(Cu)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、金属硅化物、金属合金或其任何组合。接触插塞22可以使用化学气相沉积(CVD)、等离子增强CVD(PECVD)、物理气相沉积(PVD)、原子层沉积(ALD)、电镀、化学镀、溅射等工艺形成。
在一些实施例中，半导体结构还包括：位于衬底20上表面的绝缘层203，绝缘层203覆盖对位区202以及位于器件区201的隔离结构21、有源区AA；其中，第一介质层23覆盖位于对位区202的绝缘层203；位于器件区201的第一导电层251还覆盖部分绝缘层203，绝缘层203用于将第一导电层251与有源区AA分隔开；接触插塞22部分位于绝缘层203内，且接触插塞22的上表面与绝缘层203的上表面齐平。绝缘层203的材料可以为氧化物，例如氧化硅。
在一实施例，半导体结构还包括：第三介质层28，第三介质层28至少覆盖堆叠结构27的侧壁。在一些实施例中，第三介质层28还包括夹设于接触插塞22和隔离结构21之间的部分。第三介质层28的形成工艺包括但不限于化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、原子层沉积(ALD)工艺或其组合。需要说明的是，在图中，第三介质层28已被示出为单层，但是第三介质层28还可以为由不同材料制成的多个层，例如氮化物、氧化物、氮氧化物等中的一种或其任何组合。
在一实施例中，半导体结构还包括：位于第二沟槽T2内的第四介质层29，第四介质层29覆盖第三介质层28的侧壁并填充第二沟槽T2。第四介质层29的材料包括但不限于氧化物，例如，氧化物包括氧化硅。
在实际操作中，后续还可以在器件区形成多条隔离栅栏，隔离栅栏的延伸方向与第一沟槽的延伸方向相互垂直，并将第一沟槽分隔为多个开口；接着，去除位于开口底部的部分半导体结构以暴露出有源区；接着，在开口内形成存储节点接触插塞，存储节点接触插塞与有源区电连接。
应当说明的是，以上所述，仅为本公开的可选实施例而已，并非用于限定本公开的保护范围，凡在本公开的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本公开的保护范围之内。
Claims (17)
1.一种半导体结构的制造方法，其特征在于，包括：
提供衬底，所述衬底包括器件区和对位区；
在所述衬底上形成覆盖器件区和对位区的堆叠层，所述堆叠层至少包括位于底层的第一导电层，所述第一导电层的材料包括半导体材料；
刻蚀所述堆叠层以分别在所述器件区和所述对位区形成贯穿所述堆叠层的第一沟槽和第二沟槽，所述第二沟槽以及位于所述第二沟槽之间的所述堆叠层构成对准标记。
2.根据权利要求1所述的制造方法，其特征在于，所述第一导电层的材料包括多晶硅。
3.根据权利要求1所述的制造方法，其特征在于，在所述衬底上形成堆叠层之前，所述方法还包括：
在所述衬底上形成第一介质层；
在所述第一介质层上形成第一掩膜图案，所述第一掩膜图案覆盖所述对位区；
以所述第一掩膜图案为掩膜去除位于所述器件区的所述第一介质层。
4.根据权利要求3所述的制造方法，其特征在于，在所述衬底上形成第一介质层之前，所述方法还包括：
在位于所述器件区的所述衬底内形成隔离结构，所述隔离结构将所述衬底间隔为多个有源区；
去除部分有源区及覆盖所述部分有源区侧壁的所述隔离结构，以形成暴露所述部分有源区下方的剩余有源区的凹槽；
在所述凹槽内填充导电材料以形成接触插塞材料层。
5.根据权利要求4所述的制造方法，其特征在于，在所述衬底上形成堆叠层，包括：
在所述衬底上形成所述第一导电层，所述第一导电层至少覆盖所述接触插塞材料层及所述第一介质层；
在所述第一导电层上形成第二导电层；
在所述第二导电层上形成第二介质层。
6.根据权利要求5所述的制造方法，其特征在于，刻蚀所述堆叠层以分别在所述器件区和所述对位区形成贯穿所述堆叠层的第一沟槽和第二沟槽，包括：
在所述第二介质层上形成第二掩膜图案；
以所述第二掩膜图案为掩膜从上往下刻蚀所述第二介质层、所述第二导电层、所述第一导电层以分别在所述器件区和所述对位区上形成所述第一沟槽和所述第二沟槽，所述第一沟槽和所述第二沟槽将所述堆叠层间隔为多个分立的堆叠结构；其中，位于所述器件区的所述第一导电层覆盖部分所述接触插塞材料层。
7.根据权利要求6所述的制造方法，其特征在于，在刻蚀所述堆叠层以分别在所述器件区和所述对位区形成贯穿所述堆叠层的第一沟槽和第二沟槽之后，所述方法还包括：
将未被所述第一导电层覆盖的所述接触插塞材料层移除，形成接触插塞。
8.根据权利要求7所述的制造方法，其特征在于，所述方法还包括：
形成第三介质层，所述第三介质层覆盖所述堆叠结构的侧壁，其中，在所述器件区，所述第三介质层还填充位于所述接触插塞两侧的空隙，所述空隙是移除部分所述接触插塞材料层形成的。
9.根据权利要求8所述的制造方法，其特征在于，在形成第三介质层之后，所述方法还包括：在所述第二沟槽内形成第四介质层，所述第四介质层覆盖所述第三介质层的侧壁并填充所述第二沟槽。
10.一种半导体结构，其特征在于，包括：
衬底，所述衬底包括器件区和对位区；
堆叠层，位于所述衬底上，所述堆叠层至少包括位于底层的第一导电层，所述第一导电层的材料包括半导体材料；
分别位于所述器件区和所述对位区的第一沟槽和第二沟槽，所述第一沟槽和所述第二沟槽位于所述堆叠层内并贯穿所述堆叠层，其中，所述第二沟槽以及位于所述第二沟槽之间的所述堆叠层构成对准标记。
11.根据权利要求10所述的半导体结构，其特征在于，所述半导体结构还包括：第一介质层，所述第一介质层位于所述对位区中的所述堆叠层的下方并覆盖所述对位区。
12.根据权利要求10所述的半导体结构，其特征在于，所述半导体结构还包括：位于所述器件区的隔离结构，所述隔离结构位于所述衬底内并在所述衬底内限定出多个有源区；位于所述器件区的接触插塞，所述接触插塞至少部分位于所述衬底内并覆盖部分所述有源区。
13.根据权利要求12所述的半导体结构，其特征在于，位于所述器件区的所述第一导电层与所述接触插塞接触连接。
14.根据权利要求10所述的半导体结构，其特征在于，所述堆叠层还包括：第二导电层，位于所述第一导电层上；第二介质层，位于所述第二导电层上。
15.根据权利要求12所述的半导体结构，其特征在于，所述第一沟槽和所述第二沟槽将所述堆叠层间隔为多个分立的堆叠结构；所述半导体结构还包括：第三介质层，所述第三介质层至少覆盖所述堆叠结构的侧壁。
16.根据权利要求15所述的半导体结构，其特征在于，所述第三介质层还包括夹设于所述接触插塞和所述隔离结构之间的部分。
17.根据权利要求15所述的半导体结构，其特征在于，所述半导体结构还包括：位于所述第二沟槽内的第四介质层，所述第四介质层覆盖所述第三介质层的侧壁并填充所述第二沟槽。
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