CN117096136B - 晶体管的栅极电阻测量结构及晶体管的制备方法 - Google Patents
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Abstract
本发明公开了一种晶体管的栅极电阻测量结构及晶体管的制备方法。该测量结构包括：衬底；位于衬底一侧的有源层；位于有源层远离衬底一侧的栅极；其中，栅极在有源层上的正投影与有源层部分交叠，栅极与有源层连接；位于栅极远离有源层一侧的平坦化层；平坦化层设置有与栅极连接的栅极接触孔，以及与有源层连接的有源层接触孔；第一引线结构和第二引线结构；第一引线结构设置于栅极接触孔内，与栅极连接；第二引线结构设置于有源层接触孔内，与有源层连接；通过第一引线结构和第二引线结构测量晶体管的栅极电阻。本发明实施例的技术方案可有效提高栅极电阻的测量结果的准确度。
Description
技术领域
本发明实施例涉及半导体制造技术领域，尤其涉及一种晶体管的栅极电阻测量结构及晶体管的制备方法。
背景技术
随着金属-氧化物-半导体（Metal-Oxide-Semiconductor，MOS）晶体管的尺寸逐渐减小，栅极电阻对MOS晶体管的性能影响逐渐增大。因此，在建立MOS晶体管模型时，需将栅极电阻的影响考虑在内。
图1为现有技术提供的一种栅极电阻测量结构的俯视结构示意图，图2是现有技术提供的一种栅极电阻测量结构沿A-A’方向的剖面结构示意图。结合图1和图2，在现有技术提供的栅极电阻结构中，栅极01设置于氧化层02之上，在栅极01的两端设置有栅极接触结构03。通过连接设置于栅极01两端的栅极接触结构03，从而测量得到栅极电阻。然而，现有技术提供的栅极电阻测量结构在进行电阻测量时，测量电流的方向为在栅极中沿水平方向，而非MOS晶体管正常工作时栅极中的电流方向。其中，测量电流的流向可由图2中的虚线表示。因此，采用现有技术提供的栅极电阻测量结构测量MOS晶体管的栅极电阻，会存在一定的误差，测量结果的准确度较差。
发明内容
本发明提供一种晶体管的栅极电阻测量结构，以提高栅极电阻的测量结果的准确度。
根据本发明的一方面，提供了一种晶体管的栅极电阻测量结构，包括：
衬底；
位于所述衬底一侧的有源层；
位于所述有源层远离所述衬底一侧的栅极；其中，所述栅极在所述有源层上的正投影与所述有源层部分交叠，所述栅极与所述有源层连接；
位于所述栅极远离所述有源层一侧的平坦化层；所述平坦化层设置有与所述栅极连接的栅极接触孔，以及与所述有源层连接的有源层接触孔；
第一引线结构和第二引线结构；所述第一引线结构设置于所述栅极接触孔内，与所述栅极连接；所述第二引线结构设置于所述有源层接触孔内，与所述有源层连接；通过所述第一引线结构和所述第二引线结构测量所述晶体管的栅极电阻。
可选地，所述栅极的长度大于所述有源层的长度，所述栅极的至少一端凸出于所述有源层，定义所述栅极凸出于所述有源层的端部为第一连接端部；
所述第一引线结构与所述第一连接端部连接。
可选地，所述第一引线结构与至少一个所述第一连接端部连接，且所述第一连接端部连接的所述第一引线结构的数量为至少一个。
可选地，所述栅极的宽度小于所述有源层的宽度；沿所述有源层的宽度方向，在垂直于所述栅极长度的方向上，所述有源层的至少一端凸出于所述栅极，定义所述有源层凸出于所述栅极的端部为第二连接端部；
所述第二引线结构与所述第二连接端部连接。
可选地，所述第二引线结构与至少一个所述第二连接端部连接，且所述第二连接端部连接的所述第二引线结构的数量为至少一个。
可选地，所述第一引线结构和所述第二引线结构的材料为钨金属材料。
根据本发明的另一方面，提供了晶体管的制备方法，包括：
提供一晶圆；所述晶圆包括测量区域和非测量区域，所述测量区域用于形成如第一方面任意实施例所述的晶体管的栅极电阻测量结构，所述非测量区域用于形成结构完整的晶体管；
在所述晶圆的一侧形成有源层；
在所述有源层远离所述晶圆的一侧形成氧化层；所述氧化层暴露所述测量区域；
在所述氧化层远离所述晶圆的一侧形成栅极；其中，在所述测量区域中，所述栅极与所述有源层连接，且所述栅极在所述有源层上的正投影与所述有源层部分交叠；在所述非测量区域中，所述栅极与所述氧化层连接；
在所述栅极远离所述氧化层的一侧形成平坦化层；所述平坦化层设置有与所述栅极连接的栅极接触孔，以及与所述有源层连接的有源层接触孔；
在所述栅极接触孔内形成第一引线结构，在所述有源层接触孔内形成第二引线结构；所述第一引线结构与所述栅极连接，所述第二引线结构与所述有源层连接；通过所述第一引线结构和所述第二引线结构测量所述晶体管的栅极电阻。
可选地，所述在所述有源层远离所述晶圆的一侧形成氧化层，包括：
在所述有源层远离所述晶圆的一侧生长整层氧化层；
对所述整层氧化层进行图形化，暴露所述测量区域的所述有源层，形成所述氧化层。
可选地，所述在所述氧化层远离所述晶圆的一侧形成栅极之前，还包括：
对所述氧化层暴露的所述有源层进行离子注入。
可选地，所述在所述栅极远离所述氧化层的一侧形成平坦化层，包括：
在所述栅极远离所述氧化层的一侧形成整层平坦化层；
对所述整层平坦化层进行图形化，分别形成与所述栅极连接的所述栅极接触孔以及与所述有源层连接的所述有源层接触孔；
所述第一引线结构和所述第二引线结构的形成方法，包括：
采用物理气相沉积工艺，向所述栅极接触孔内部和所述有源层接触孔内部沉积钨金属材料，直至填充的钨金属材料表面与所述平坦化层远离所述栅极一侧的表面齐平，以形成所述第一引线结构和所述第二引线结构。
本发明实施例提供的晶体管的栅极电阻测量结构，通过在有源层远离衬底一侧的表面设置栅极，使栅极与有源层直接连接，测量电阻时产生的电流可直接由栅极流向有源层。位于栅极远离有源层一侧的平坦化层上设置有栅极接触孔和有源层接触孔，且栅极接触孔内设置有第一引线结构，有源层接触孔内设置有第二引线结构。其中，第一引线结构连接栅极与接触金属层中的金属线路，第二引线结构连接有源层与接触金属层中的金属线路。在测量时，向第一引线结构输入电压测量信号，产生的电流由栅极流向有源层，最终由第二引线结构输出。因此，通过测量第一引线结构与第二引线结构之间的电流，即可计算得到接近晶体管正常工作状态时的栅极电阻，有效提高了晶体管的栅极电阻的测量准确度。
应当理解，本部分所描述的内容并非旨在标识本发明的实施例的关键或重要特征，也不用于限制本发明的范围。本发明的其它特征将通过以下的说明书而变得容易理解。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是现有技术提供的一种栅极电阻测量结构的俯视结构示意图；
图2是现有技术提供的一种栅极电阻测量结构沿A-A’方向的剖面结构示意图；
图3是根据本发明实施例提供的一种晶体管的栅极电阻测量结构的俯视结构示意图；
图4是根据本发明实施例提供的一种晶体管的栅极电阻测量结构沿B-B’方向的剖面结构示意图；
图5是根据本发明实施例提供的一种晶体管的栅极电阻测量结构沿C-C’方向的剖面结构示意图；
图6是根据本发明实施例提供的一种晶体管的制备方法的流程示意图；
图7是根据本发明实施例提供的一种晶体管的制备方法中各步骤对应的剖面结构示意图。
具体实施方式
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
本发明实施例提供一种晶体管的栅极电阻测量结构。图3为本发明实施例提供的一种晶体管的栅极电阻测量结构的俯视结构示意图，图4是本发明实施例提供的一种晶体管的栅极电阻测量结构沿B-B’方向的剖面结构示意图。结合图3和图4，该晶体管的栅极电阻测量结构包括：衬底10、位于衬底10一侧的有源层20、位于有源层20远离衬底10一侧的栅极30、位于栅极30远离有源层20一侧的平坦化层40，以及第一引线结构51和第二引线结构52。
其中，栅极30在有源层20上的正投影与有源层20部分交叠，栅极30与有源层20连接；平坦化层40设置有与栅极30连接的栅极接触孔，以及与有源层20连接的有源层接触孔；第一引线结构51设置于栅极接触孔内，与栅极30连接；第二引线结构52设置于有源层接触孔内，与有源层20连接；通过第一引线结构51和第二引线结构52测量晶体管的栅极电阻。
其中，本发明实施例提供的栅极电阻测量结构，适用于对具有有源层20、氧化层和栅极30的晶体管结构进行栅极电阻测量的情况，示例性地，该栅极电阻测量结构可以适用于MOS晶体管。在MOS晶体管正常工作的过程中，通过栅极30对MOS晶体管的电流进行调控时，电流由栅极30流入，并流至有源层20，即MOS晶体管正常工作时电流的流向是由栅极30流向有源层20。因此，申请人对现有技术中测量栅极水平方向电阻的栅极电阻测量结构进行改进，提出了本发明实施例所述的栅极电阻测量结构。
在该栅极电阻测量结构中，通过在有源层20远离衬底10的一侧设置栅极30，使栅极30与有源层20直接连接，流入栅极30的电流可以直接流向有源层20，从而使栅极电阻测量结构内的电流流向接近MOS晶体管正常工作时的电流流向，提高测量得到的栅极电阻的准确度。由于栅极30在有源层20上的正投影与有源层20部分交叠，即栅极30仅覆盖有源层20远离衬底10一侧表面的部分区域。在栅极30一侧设置的平坦化层40覆盖栅极30远离衬底10一侧的表面，以及有源层20远离衬底10一侧的表面暴露于栅极30的区域，使得该栅极电阻测量结构具有平整的表面，便于进行后续操作。
示例性地，参见图3，为清晰地表示平坦化层40上设置的栅极接触孔和有源层接触孔的相对位置，图3中未示出平坦化层40，仅示出了栅极接触孔和第一引线结构51，以及有源层接触孔和第二引线结构52。由图3可知，在对应于栅极30的位置设置贯穿平坦化层40的栅极接触孔，在对应于有源层20的位置设置贯穿平坦化层40的有源层接触孔。也就是说，贯穿的栅极接触孔连通栅极30与接触金属层中的金属线路；贯穿的有源层接触孔连通有源层20与接触金属层中的金属线路。
在栅极接触孔内设置的第一引线结构51的一端与栅极30连接，另一端与接触金属层中的金属线路连接；在有源层接触孔内设置的第二引线结构52的一端与有源层20连接，另一端与接触金属层中的金属线路连接。示例性地，在测量栅极电阻时，栅极电阻测量结构中的电流流向可由图4中的虚线表示。通过设置第一引线结构51和第二引线结构52，在测量栅极电阻时，可向第一引线结构51输入用于测量电阻的电压测量信号，产生的电流流经栅极30和有源层20，最终由第二引线结构52输出。通过测量第一引线结构51与第二引线结构52之间的电流，即可计算得到晶体管的栅极电阻，且得到的栅极电阻的准确度较高，接近晶体管正常工作状态下的栅极电阻。
本发明实施例提供的晶体管的栅极电阻测量结构，通过在有源层20远离衬底10一侧的表面设置栅极30，使栅极30与有源层20直接连接，测量电阻时产生的电流可直接由栅极30流向有源层20。位于栅极30远离有源层20一侧的平坦化层40上设置有栅极接触孔和有源层接触孔，且栅极接触孔内设置有第一引线结构51，有源层接触孔内设置有第二引线结构52。其中，第一引线结构51连接栅极30与接触金属层中的金属线路，第二引线结构52连接有源层20与接触金属层中的金属线路。在测量时，向第一引线结构51输入电压测量信号，产生的电流由栅极30流向有源层20，最终由第二引线结构52输出。因此，通过测量第一引线结构51与第二引线结构52之间的电流，即可计算得到接近晶体管正常工作状态时的栅极电阻，有效提高了晶体管的栅极电阻的测量准确度。
可选地，在上述各实施例的基础上，继续参见图3，栅极30的长度大于有源层20的长度，栅极30的至少一端凸出于有源层20，定义栅极30凸出于有源层20的端部为第一连接端部31；第一引线结构51与第一连接端部31连接。
其中，栅极30的长度方向和有源层20的长度方向可以由图3中的Y方向表示。沿栅极电阻测量结构的Y方向，栅极30的长度大于有源层20的长度。因此，栅极30至少有一端凸出于有源层20设置，即栅极30可以包括一个第一连接端部31，也可以包括两个第一连接端部31。示例性地，图3示出了栅极30的两端均凸出于有源层20的情况，即栅极30具有两个第一连接端部31。在平坦化层40上与栅极30的第一连接端部31对应的位置设置栅极接触孔，在栅极接触孔内设置的第一引线结构51与第一连接端部31连接。在测量时，向第一引线结构51输出电压测量信号，使电流由栅极30的第一连接端部31沿水平方向传输，并由栅极30与有源层20连接的位置流向有源层20，从而使栅极电阻测量产生的电流的流向与晶体管正常工作时的电流流向相近，有利于提高测量的栅极电阻的准确度。
可选地，在上述各实施例的基础上，继续参见图3和图4，第一引线结构51与至少一个第一连接端部31连接，且第一连接端部31连接的第一引线结构51的数量为至少一个。
示例性地，第一引线结构51可以设置在栅极30的一个第一连接端部31，也可以设置在栅极30的两个第一连接端部31。在栅极30的每个第一连接端部31可以仅连接一个第一引线结构51，也可以连接多个第一引线结构51，且栅极30的两个第一连接端部31连接的第一引线结构51的数量可以相同，也可以不同，在此不作限制。参见图4，图4仅示出了在栅极30的一个第一连接端部31连接一个第一引线结构51的情况，而本发明实施例包含的内容不限于图4示出的情况。由于采用本发明实施例提供的栅极电阻测量结构测量的栅极电阻，实际包括栅极电阻、栅极接触电阻和有源层接触电阻三部分，因此，在栅极30的两个第一连接端部31均连接第一引线结构51，相比于仅在栅极30的一个第一连接端部31连接第一引线结构51，有利于减小栅极接触电阻部分的大小，从而缩小测得的栅极电阻与晶体管的真实栅极电阻之间的差距，提高栅极电阻的测量准确度。
可选地，在上述各实施例的基础上，继续参见图3，栅极30的宽度小于有源层20的宽度；沿有源层20的宽度方向，在垂直于栅极30长度的方向上，有源层20的至少一端凸出于栅极30，定义有源层20凸出于栅极30的端部为第二连接端部32；第二引线结构52与第二连接端部32连接。
其中，栅极30的宽度方向和有源层20的宽度方向可以由图3中的X方向表示。沿栅极电阻测量结构的X方向，有源层20的宽度大于栅极30的宽度。因此，有源层20至少有一端凸出于栅极30设置，即有源层20可以包括一个第二连接端部32，也可以包括两个第二连接端部32。示例性地，图3示出了有源层20的两端凸出于栅极30的情况，即有源层20包括两个第二连接端部32。在平坦化层40上与有源层20的第二连接端部32对应的位置设置有源层接触孔，在有源层接触孔内设置的第二引线结构52与第二连接端部32连接。在测量时，由第二引线结构52接收测量产生的电流信号，使得测量电阻采用的电流流向为由栅极30流向有源层20，接近晶体管在正常工作状态下的电流流向，从而可提高栅极电阻的测量准确度。
可选地，图5是本发明实施例提供的一种晶体管的栅极电阻测量结构沿C-C’方向的剖面结构示意图。在上述各实施例的基础上，参见图3和图5，第二引线结构52与至少一个第二连接端部32连接，且第二连接端部32连接的第二引线结构52的数量为至少一个。
示例性地，第二引线结构52可以设置在有源层20的一个第二连接端部32，也可以设置在有源层20的两个第二连接端部32。在有源层20的每个第二连接端部32可以仅连接一个第二引线结构52，也可以连接多个第二引线结构52，且有源层20的两个第二连接端部32连接的第二引线结构52的数量可以相同，也可以不同，在此不作限制。参见图3，图3示出了在有源层20的两个第二连接端部32连接相同数量的第二引线结构52的情况，而本发明实施例包含的内容不限于图3示出的情况。结合图3和图5，对于测量得到的栅极电阻，通过在有源层20的两个第二连接端部32均连接第二引线结构52，可平衡在X方向上的栅极30两侧的电流，相比于仅在有源层20的一个第二连接端部32连接第二引线结构52，有利于减小有源层接触电阻部分的大小，从而缩小测得的栅极电阻与晶体管的真实栅极电阻之间的差距，提高栅极电阻的测量准确度。
示例性地，在上述各实施例的基础上，第一引线结构51和第二引线结构52的材料为钨金属材料。
其中，由于设置在栅极30远离有源层20一侧的平坦化层40的厚度较厚，因此，在平坦化层40中设置的栅极接触孔和有源层接触孔为孔径较小且深度较大的细长条的孔状。而向栅极接触孔和有源层接触孔内填充金属材料形成第一引线结构51和第二引线结构52时，可采用钨金属材料进行填充，相比于采用铜金属等其他金属材料，可防止出现在填充过程中堵塞栅极接触孔或有源层接触孔的孔口，而孔内部并未填充满金属材料的情况，导致测量时第一引线结构51或第二引线结构52的接触性能较差，影响栅极电阻的测量结果。
本发明实施例还提供一种晶体管的制备方法。图6是本发明实施例提供的一种晶体管的制备方法的流程示意图，图7是本发明实施例提供的一种晶体管的制备方法中各步骤对应的剖面结构示意图。结合图6和图7，该晶体管的制备方法包括：
S110、提供一晶圆010；晶圆010包括测量区域011和非测量区域012，测量区域011用于形成如上述任意实施例提供的晶体管的栅极电阻测量结构，非测量区域012用于形成结构完整的晶体管。
示例性地，提供一完整的晶圆，该晶圆用于制备多个正常工作的晶体管以及用于测量晶体管的栅极电阻的栅极电阻测量结构。其中，晶圆上的测量区域即用于制备栅极电阻测量结构，非测量区域即用于制备结构完整、可正常工作的晶体管。
S120、在晶圆010的一侧形成有源层020。
示例性地，在晶圆一侧表面生长形成整面的有源层。
S130、在有源层020远离晶圆010的一侧形成氧化层030；氧化层030暴露测量区域011。
示例性地，在整面有源层远离晶圆一侧的表面生长氧化材料，以形成暴露测量区域的氧化层。也就是说，形成的氧化层并非覆盖晶圆整面的完整膜层，而是覆盖晶圆上的非测量区域。对于晶圆上的测量区域，在有源层远离晶圆一侧的表面未设置氧化层，从而暴露测量区域的有源层。
S140、在氧化层030远离晶圆010的一侧形成栅极040；其中，在测量区域中，栅极040与有源层020连接，且栅极040在有源层020上的正投影与有源层020部分交叠；在非测量区域中，栅极040与氧化层030连接。
示例性地，在氧化层远离晶圆的一侧表面生长形成栅极。由于氧化层暴露测量区域，因此，非测量区域的栅极形成于氧化层表面，测量区域的栅极形成于有源层表面，与有源层直接接触。
S150、在栅极040远离氧化层030的一侧形成平坦化层050；平坦化层050设置有与栅极040连接的栅极接触孔，以及与有源层020连接的有源层接触孔042。
示例性地，在栅极远离氧化层的一侧表面生长氧化膜层，例如：可以采用二氧化硅等氧化物，形成具有栅极接触孔和有源层接触孔的平坦化层。需要说明的是，图7所示的剖面结构示意图未示出栅极接触孔。
S160、在栅极接触孔内形成第一引线结构，在有源层接触孔内形成第二引线结构052；第一引线结构与栅极040连接，第二引线结构052与有源层020连接；通过第一引线结构和第二引线结构052测量晶体管的栅极电阻。
示例性地，通过在栅极接触孔和有源层接触孔内填充金属材料，并将栅极接触孔和有源层接触孔填充满，形成第一引线结构和第二引线结构，从而在晶圆上制备晶体管的过程中制备得到晶体管的栅极电阻测量结构。其中，图7所示的剖面结构示意图未示出栅极接触孔以及第一引线结构。第一引线结构与栅极以及接触金属层中的金属线路连接，第二引线结构与有源层和接触金属层中的金属线路连接。通过向第一引线结构输入电压测量信号，由第二引线结构测量流过栅极和有源层的电流大小，即可计算得到晶圆上制备的晶体管的栅极电阻。由于采用该制备方法制备得到的晶体管的栅极电阻测量结构测量栅极电阻时，电流的流向与晶体管正常工作状态时的电流流向相近，因此，可有效提高测量的栅极电阻的准确度。
本发明实施例提供的一种晶体管的制备方法，以在晶圆表面的非测量区域形成结构完整、可正常工作的晶体管，在测量区域形成晶体管的栅极电阻测量结构。通过在提供的晶圆表面形成有源层，在有源层远离晶圆的一侧形成氧化层。其中，氧化层覆盖非测量区域的有源层，暴露测量区域的有源层。在氧化层远离晶圆的一侧形成栅极，使得晶圆的非测量区域中的栅极与氧化层连接，测量区域中的栅极与有源层直接连接，从而可使栅极电阻测量过程中的电流由栅极流向有源层，接近晶体管正常工作状态时的电流流向。通过在栅极表面形成平坦化层，在平坦化层设置的栅极接触孔中形成第一引线结构，在平坦化层设置的有源层接触孔中形成第二引线结构，使得第一引线结构与栅极连接，第二引线结构与有源层连接，从而可通过连接第一引线结构和第二引线结构，测量得到接近晶体管正常工作时的栅极电阻，提高栅极电阻测量的准确度。
可选地，在上述实施例的基础上，该晶体管的制备方法中的步骤S130具体包括如下步骤：
S1301、在有源层远离晶圆的一侧生长整层氧化层。
示例性地，在有源层远离晶圆一侧的表面采用热蒸镀法或物理气相沉积法形成整层氧化层。
S1302、对整层氧化层进行图形化，暴露测量区域的有源层，形成氧化层。
示例性地，对整层氧化层进行图形化时，可采用正性光刻胶，也可采用负性光刻胶。若采用正性光刻胶，则对整层氧化层上与晶圆的测量区域对应的位置进行图形化，以使测量区域对应的光刻胶部分改性，去除测量区域的光刻胶；若采用负性光刻胶，则对整层氧化层上与晶圆的非测量区域对应的位置进行图形化，以使非测量区域对应的光刻胶部分改性，去除测量区域的光刻胶。在图形化之后，可通过干法刻蚀或湿法刻蚀将整层氧化层中与测量区域对应的部分刻蚀掉，从而暴露测量区域的有源层，形成氧化层。
可选地，在上述实施例的基础上，在氧化层远离晶圆的一侧形成栅极之前，还包括：
对氧化层暴露的有源层进行离子注入。
示例性地，在对整面氧化层进行图形化与刻蚀之后，可能会减小测量区域对应的有源层的掺杂浓度，导致测量区域对应的有源层的电阻增大。因此，在形成栅极之前，先对测量区域的有源层进行相应离子类型的离子注入，从而减小测量区域中的有源层电阻，以使测量得到的栅极电阻更接近晶体管的真实栅极电阻，提高栅极电阻测量的准确度。
可选地，在上述各实施例的基础上，该晶体管的制备方法中步骤S150具体包括如下步骤：
S1501、在栅极远离氧化层的一侧形成整层平坦化层。
示例性地，在栅极远离氧化层一侧的表面生长整层平坦化层，以覆盖栅极和有源层远离晶圆一侧的表面。
S1502、对整层平坦化层进行图形化，分别形成与栅极连接的栅极接触孔以及与有源层连接的有源层接触孔。
示例性地，在整层平坦化层上与栅极对应的位置以及与有源层对应的位置进行图形化，并对形成的图案进行刻蚀，从而形成贯穿平坦化层的栅极接触孔和有源层接触孔。
可选地，在上述各实施例的基础上，该晶体管的制备方法中步骤S160具体包括如下步骤：
S1601、采用物理气相沉积工艺，向栅极接触孔内部和有源层接触孔内部沉积钨金属材料，直至填充的钨金属材料表面与平坦化层远离栅极一侧的表面齐平，以形成第一引线结构和第二引线结构。
示例性地，由于栅极接触孔和有源层接触孔呈孔径较小、深度较大的细长条状，因此，为防止在孔内填充金属材料时孔口发生堵塞的情况，可采用钨金属材料通过物理气相沉积工艺，向栅极接触孔和有源层接触孔内填充，可实现由孔底向孔口逐渐填充，最终在栅极接触孔和有源层接触孔中填充满金属材料，形成第一引线结构和第二引线结构，使栅极电阻测量结构具有良好的接触性能，保证测量结果的准确性。
上述具体实施方式，并不构成对本发明保护范围的限制。本领域技术人员应该明白的是，根据设计要求和其他因素，可以进行各种修改、组合、子组合和替代。任何在本发明的精神和原则之内所作的修改、等同替换和改进等，均应包含在本发明保护范围之内。
Claims (10)
1.一种晶体管的栅极电阻测量结构，其特征在于，包括：
衬底；
位于所述衬底一侧的有源层；
位于所述有源层远离所述衬底一侧的栅极；其中，所述栅极在所述有源层上的正投影与所述有源层部分交叠，所述栅极与所述有源层直接连接；
位于所述栅极远离所述有源层一侧的平坦化层；所述平坦化层设置有与所述栅极连接的栅极接触孔，以及与所述有源层连接的有源层接触孔；
第一引线结构和第二引线结构；所述第一引线结构设置于所述栅极接触孔内，与所述栅极连接；所述第二引线结构设置于所述有源层接触孔内，与所述有源层连接；通过所述第一引线结构和所述第二引线结构测量所述晶体管的栅极电阻。
2.根据权利要求1所述的晶体管的栅极电阻测量结构，其特征在于，所述栅极的长度大于所述有源层的长度，所述栅极的至少一端凸出于所述有源层，定义所述栅极凸出于所述有源层的端部为第一连接端部；
所述第一引线结构与所述第一连接端部连接。
3.根据权利要求2所述的晶体管的栅极电阻测量结构，其特征在于，所述第一引线结构与至少一个所述第一连接端部连接，且所述第一连接端部连接的所述第一引线结构的数量为至少一个。
4.根据权利要求1所述的晶体管的栅极电阻测量结构，其特征在于，所述栅极的宽度小于所述有源层的宽度；沿所述有源层的宽度方向，在垂直于所述栅极长度的方向上，所述有源层的至少一端凸出于所述栅极，定义所述有源层凸出于所述栅极的端部为第二连接端部；
所述第二引线结构与所述第二连接端部连接。
5.根据权利要求4所述的晶体管的栅极电阻测量结构，其特征在于，所述第二引线结构与至少一个所述第二连接端部连接，且所述第二连接端部连接的所述第二引线结构的数量为至少一个。
6.根据权利要求1所述的晶体管的栅极电阻测量结构，其特征在于，所述第一引线结构和所述第二引线结构的材料为钨金属材料。
7.一种晶体管的制备方法，其特征在于，包括：
提供一晶圆；所述晶圆包括测量区域和非测量区域，所述测量区域用于形成如权利要求1-6任一项所述的晶体管的栅极电阻测量结构，所述非测量区域用于形成结构完整的晶体管；
在所述晶圆的一侧形成有源层；
在所述有源层远离所述晶圆的一侧形成氧化层；所述氧化层暴露所述测量区域；
在所述氧化层远离所述晶圆的一侧形成栅极；其中，在所述测量区域中，所述栅极与所述有源层直接连接，且所述栅极在所述有源层上的正投影与所述有源层部分交叠；在所述非测量区域中，所述栅极与所述氧化层连接；
在所述栅极远离所述氧化层的一侧形成平坦化层；所述平坦化层设置有与所述栅极连接的栅极接触孔，以及与所述有源层连接的有源层接触孔；
在所述栅极接触孔内形成第一引线结构，在所述有源层接触孔内形成第二引线结构；所述第一引线结构与所述栅极连接，所述第二引线结构与所述有源层连接；通过所述第一引线结构和所述第二引线结构测量所述晶体管的栅极电阻。
8.根据权利要求7所述的晶体管的制备方法，其特征在于，所述在所述有源层远离所述晶圆的一侧形成氧化层，包括：
在所述有源层远离所述晶圆的一侧生长整层氧化层；
对所述整层氧化层进行图形化，暴露所述测量区域的所述有源层，形成所述氧化层。
9.根据权利要求7所述的晶体管的制备方法，其特征在于，所述在所述氧化层远离所述晶圆的一侧形成栅极之前，还包括：
对所述氧化层暴露的所述有源层进行离子注入。
10.根据权利要求7所述的晶体管的制备方法，其特征在于，所述在所述栅极远离所述氧化层的一侧形成平坦化层，包括：
在所述栅极远离所述氧化层的一侧形成整层平坦化层；
对所述整层平坦化层进行图形化，分别形成与所述栅极连接的所述栅极接触孔以及与所述有源层连接的所述有源层接触孔；
所述第一引线结构和所述第二引线结构的形成方法，包括：
采用物理气相沉积工艺，向所述栅极接触孔内部和所述有源层接触孔内部沉积钨金属材料，直至填充的钨金属材料表面与所述平坦化层远离所述栅极一侧的表面齐平，以形成所述第一引线结构和所述第二引线结构。
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111682011A (zh) * | 2020-06-22 | 2020-09-18 | 京东方科技集团股份有限公司 | 一种显示基板及其检测方法、制备方法、显示面板 |
| WO2022077980A1 (zh) * | 2020-10-16 | 2022-04-21 | 长鑫存储技术有限公司 | 晶体管测试器件的接触电阻的测量方法与计算机可读介质 |
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|---|---|---|---|---|
| US20120242356A1 (en) * | 2011-03-24 | 2012-09-27 | Toshiba America Electronic Components, Inc. | Specific contact resistivity measurement method, semiconductor device for specific contact resistivity measurement, and method for manufacturing the same |
| CN109560141B (zh) * | 2018-12-13 | 2020-09-25 | 合肥鑫晟光电科技有限公司 | 薄膜晶体管、发光装置及其制造方法 |
-
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111682011A (zh) * | 2020-06-22 | 2020-09-18 | 京东方科技集团股份有限公司 | 一种显示基板及其检测方法、制备方法、显示面板 |
| WO2022077980A1 (zh) * | 2020-10-16 | 2022-04-21 | 长鑫存储技术有限公司 | 晶体管测试器件的接触电阻的测量方法与计算机可读介质 |
| WO2023060732A1 (zh) * | 2021-10-15 | 2023-04-20 | 长鑫存储技术有限公司 | 一种接触插塞的测试结构及其形成方法、测试方法 |
| CN114388478A (zh) * | 2022-01-17 | 2022-04-22 | 长鑫存储技术有限公司 | 电阻测试结构及其制作方法 |
| CN218677147U (zh) * | 2022-11-10 | 2023-03-21 | 广州粤芯半导体技术有限公司 | 栅氧化层完整性测试结构 |
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