KR100480590B1 - 프로빙을 위한 패드를 갖는 반도체소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 프로빙이 되는 패드 하부의 절연막의 두께가 다른 부분보다 두꺼운 프로빙을 위한 패드를 갖는 반도체 소자 및 그 제조방법에 관한 것이다. 제1 금속 패드층은 반도체 기판 상에 형성한다. 제1 금속 패드층이 형성되어 있는 결과물 기판 상에 제1 금속 패드층을 전영역에 걸쳐 부분적으로 노출시키는 제1 홀들을 갖는 제1 절연막을 형성한다. 제1 홀들을 채우는 모양의 제1 금속 플럭층을 형성한다. 제1 절연막 상에 제1 금속 플럭층을 통해 제1 금속 패드층과 접속하는 제2 금속 패드층을 형성한다. 제2 금속 패드층이 형성되어 있는 결과물 기판 상에 제2 금속 패드층의 가장자리부를 부분적으로 노출시키는 제2 홀들을 갖는 제2 절연막을 형성한다. 제2 홀들을 채우는 모양의 제2 금속 플럭층을 형성한다. 제2 금속 플럭층까지 형성되어 있는 결과물 기판 상에 제3 절연막을 형성한다. 제3 절연막을 식각하여 프로빙이 되는 제2 금속 패드층 중앙부에만 제3 절연막을 남긴다. 제3 절연막 상에 제2 금속 플럭층을 통해 제2 금속 패드층과 접속하는 프로빙을 위한 패드를 형성한다.

Description

프로빙을 위한 패드를 갖는 반도체 소자 및 그 제조방법
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 프로빙이 되는 패드 하부의 절연막의 두께가 다른 부분보다 두꺼운 프로빙을 위한 패드를 갖는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자 제조 과정에 있어서, 트랜지스터나 집적회로(IC) 칩의 패드에 탐침(probe)을 세워 소자의 전기적 특성을 테스트하는 프로빙 작업은 소자의 전기적 특성을 최종적으로 확인하는 것으로 중요한 과정 중의 하나이다. 프로빙 작업은 반도체 소자의 외곽에 형성되어 있는 패드에 탐침을 세워 이 탐침을 통과하는 전기적 신호를 측정하는 작업이므로, 탐침이 닿는 패드의 구조에 의해 소자의 전기적 특성이 변형되어 측정되지 않도록 신뢰도 높게 패드를 형상하여야 한다.
도 1은 종래 제1 실시예에 의한 프로빙을 위한 패드를 도시한 것으로, (a)는 단면도이고, (b)는 평면도로서, 도면부호 "10"은 제1 금속 패드층을, "12"는 제1 금속 플럭층을, "14"는 제2 금속 패드층을, "16"은 제2 금속 플럭층을, 그리고 "18"은 프로빙을 위한 패드를 나타낸다.
도 1을 참조하면, 제1 금속 플럭층(12)은 상기 제1 금속 패드층 상부 전영역에 걸쳐 균일하게 형성되어 있고, 제2 금속 플럭층(16)은 상기 제2 금속 패드층 상부 가장자리부를 따라 형성되어 있다 (도 1의 b 참조).
종래 제1 실시예에 의한 패드의 경우, 프로빙을 위한 패드(18) 하부의 절연막 (도 1의 (a)에서는 프로빙을 위한 패드(18)와 제2 금속 패드층(14) 사이의 공간으로 표현)의 두께가 너무 얇아 프로빙 시 절연막에 균열(crack)이 발생할 수 있다.
도 2는 종래 제2 실시예에 의한 프로빙을 위한 패드를 도시한 것으로, (a)는 단면도이고, (b)는 평면도로서, 도면부호 "20"은 제1 금속 패드층을, "22"는 제1 금속 플럭층을, "24"는 제2 금속 패드층을, "26"은 제2 금속 플럭층을, 그리고 "28"은 프로빙을 위한 패드를 나타낸다.
도 2를 참조하면, 상기 제1 금속 플럭층(22)은 상기 제1 금속 패드층 상부 가장자리부를 따라 형성되어 있고, 상기 제2 금속 플럭층(26)은 상기 제2 금속 패드층 상부 가장자리부를 따라 형성되어 있으며, 상기 제2 금속 패드층(24)은 그 중앙이 오픈된 형태, 즉 상기 제1 금속 패드층(20)과 가장자리부만이 중첩된 형태로 형성되어 있다 (도 2의 (b) 참조).
종래 제2 실시예에 의한 패드의 경우, 제2 금속 패드층(24)을 그 중앙부가 오픈된 모양으로 형성함으로써 프로빙을 위한 패드(28) 하부의 절연막 (도 2의 (a)에서는 프로빙을 위한 패드(28)와 제1 금속 패드층(20) 사이의 공간으로 표현)의 두께가 상기 제1 실시예에서 보다 상대적으로 두꺼워 프로빙 시 상기 절연막에 발생하던 균열을 최소한으로 할 수 있다. 그러나, 제1 금속 플럭층(22) 및 제2 금속 플럭층(26)이 각각 제1 금속 패드층(20) 및 제2 금속 패드층(24)의 가장자리에 형성되어 있고, 제2 금속 패드층(24)이 그 중앙이 오픈된 형태로 형성되어 있으므로 전류 통로(current path)가 상기 제1 실시예에서보다 상대적으로 길어 저항이 커지는 문제점이 발생한다.
도 3은 종래 제3 실시예에 의한 프로빙을 위한 패드를 도시한 것으로, (a)는 단면도이고, (b)는 평면도로서, 도면부호 "30"은 제1 금속 패드층을, "32"는 제1 금속 플럭층을, "34"는 제2 금속 패드층을, "36"은 제2 금속 플럭층을, 그리고 "38"은 프로빙을 위한 패드를 나타낸다.
도 3을 참조하면, 상기 제1 금속 플럭층(32)은 상기 제1 금속 패드층(30) 상부 가장자리부를 따라 형성되어 있고, 상기 제2 금속 플럭층(36)은 상기 제2 금속 패드층(34) 상부 가장자리부를 따라 형성되어 있으며, 상기 제2 금속 패드층(34)은 그물모양(도 3의 (b) 참조)의 형태로 형성되어 있다.
종래 제3 실시예에 의한 패드의 경우, 제2 패드 금속층(34)을 그물모양으로 형성하여 제2 실시예의 경우보다 상대적으로 저항은 낮출 수 있으나, 패드 하부의 절연막의 두께가 얇아 프로빙시 균열이 발생한다.
도 4는 종래 제4 실시예에 의한 프로빙을 위한 패드를 도시한 것으로, (a)는 단면도이고, (b)는 평면도로서, 도면부호 "40"은 제1 금속 패드층을, "42"는 제1 금속 플럭층을, "44"는 제2 금속 패드층을, "46"은 제2 금속 플럭층을, 그리고 "48"은 프로빙을 위한 패드를 나타낸다.
도 4를 참조하면, 상기 제1 금속 패드층(40)과 제2 금속 패드층(44)은 프로빙을 위한 패드(48)에 대해 어느 한쪽으로 편중되어 위치하고 있다 (도 4의 (b)를 참조하면, 프로빙을 위한 패드(48)의 오른쪽에 편중되어 위치하고 있다).
종래 제4 실시예에 의한 패드의 경우, 프로빙을 위한 패드(48) 하부의 절연막 (프로빙을 위한 패드(48) 하부의 공간으로 표현)의 두께를 두껍게 할 수 있어 프로빙시 절연막에 발생하는 균열을 최소화할 수 있으나, 제1 금속 플럭층(42) 및 제2 금속 플럭층(44)의 개수가 제1 내지 제3 실시예에서보다 줄어들므로 저항이 커지게 되고, 제1 금속 패드층(40) 및 제2 금속 패드층(44)이 한쪽으로 치우쳐저 있으므로 프로빙을 위한 패드(48) 하부의 단차를 조절하기가 어렵다.
본 발명의 목적은 프로빙시 패드 하부의 절연막에 균열이 생기는 것을 방지할 수 있고, 낮은 저항을 유지할 수 있는 프로빙을 위한 패드를 갖는 반도체 소자를 제공하는데 있다.
본 발명의 다른 목적은 상기 반도체 소자를 제조하는데 있어서 가장 적합한 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한, 본 발명에 의한 프로빙을 위한 패드를 갖는 반도체 소자는, 반도체 기판 상에 형성된 제1 금속 패드층과, 상기 제1 금속 패드층 상의 전영역에 걸쳐 형성된 여러개의 제1 홀들을 통해 상기 제1 금속 패드층과 접속하는 제2 금속 패드층과, 상기 제2 금속 패드층 상에 프로빙되는 부분의 두께가 다른 부분의 두께보다 두꺼운 절연막을 개재하고, 상기 제2 금속 패드층의 가장자리부 상의 상기 절연막에 형성되어 있는 제2 홀들을 통해 상기 제2 금속 패드층과 연결된 프로빙을 위한 패드를 포함하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한, 본 발명의 일 실시예에 의한 프로빙을 위한 패드를 갖는 반도체 소자의 제조방법은, 반도체 기판 상에 제1 금속 패드층을 형성하는 단계와, 상기 제1 금속 패드층이 형성되어 있는 결과물 기판 상에 상기 제1 금속 패드층을 전영역에 걸쳐 부분적으로 노출시키는 제1 홀들을 갖는 제1 절연막을 형성하는 단계와, 상기 제1 홀들을 채우는 모양의 제1 금속 플럭층을 형성하는 단계와, 상기 제1 절연막 상에 상기 제1 금속 플럭층을 통해 상기 제1 금속 패드층과 접속하는 제2 금속 패드층을 형성하는 단계와, 상기 제2 금속 패드층이 형성되어 있는 결과물 기판 상에 상기 제2 금속 패드층의 가장자리부를 부분적으로 노출시키는 제2 홀들을 갖는 제2 절연막을 형성하는 단계와, 상기 제2 홀들을 채우는 모양의 제2 금속 플럭층을 형성하는 단계와, 상기 제2 금속 플럭층까지 형성되어 있는 결과물 기판 상에 제3 절연막을 형성하는 단계와, 상기 제3 절연막을 식각하여 프로빙이 되는 제2 금속 패드층 중앙부에만 상기 제3 절연막을 남기는 단계와, 상기 제3 절연막 상에 상기 제2 금속 플럭층을 통해 제2 금속 패드층과 접속하는 프로빙을 위한 패드를 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한, 본 발명의 다른 실시예에 의한 프로빙을 위한 패드를 갖는 반도체 소자의 제조방법은, 반도체 기판 상에 제1 금속 패드층을 형성하는 단계와, 상기 제1 금속 패드층이 형성되어 있는 결과물 기판 상에 상기 제1 금속 패드층을 전영역에 걸쳐 부분적으로 노출시키는 제1 홀들을 갖는 제1 절연막을 형성하는 단계와, 상기 제1 홀들을 채우는 모양의 제1 금속 플럭층을 형성하는 단계와, 상기 제1 절연막 상에 상기 제1 금속 플럭층을 통해 상기 제1 금속 패드층과 접속하는 제2 금속 패드층을 형성하는 단계와, 상기 제2 금속 패드층이 형성되어 있는 결과물 기판 상에 상기 제2 금속 패드층의 가장자리부를 부분적으로 노출시키는 제2 홀들을 갖는 제2 절연막을 형성하는 단계와, 상기 제2 홀들을 채우는 모양의 제2 금속 플럭층을 형성하는 단계와, 상기 제2 금속 플럭층까지 형성되어 있는 결과물 기판 상에 화학 기상 증착(CVD) 방식으로 포토레지스트막을 형성하는 단계와, 노광 및 현상 공정을 진행하여프로빙이 되는 상기 제2 금속 패드층 상에만 상기 포토레지스트막을 남기는 단계와, 상기 포토레지스트막을 열처리하여 산화물질로 변환시킴으로써 프로빙되는 영역에 제3 절연막을 형성하는 단계와, 상기 제3 절연막 상에 상기 제2 금속 플럭층을 통해 제2 금속 패드층과 접속하는 프로빙을 위한 패드를 형성하는 단계를 포함하는 것을 특징으로 한다.
따라서, 본 발명에 의하면, 프로빙시 프로빙을 위한 패드 하부의 절연막에 균열이 발생하는 것을 최소화할 수 있음과 동시에 프로빙 저항을 낮출 수 있다.
이하, 첨부한 도면을 참조하여, 본 발명에 의한 프로빙을 위한 패드를 갖는 반도체 소자 및 그 제조방법을 실시예를 들어 상세하게 설명하고자 한다.
도 5는 프로빙이 되는 부분의 절연막의 두께가 다른 부분의 두께보다 더 두꺼운 본 발명에 의한 프로빙을 위한 패드를 도시한 것으로, (a)는 단면도이고, (b)는 평면도로서, 도면부호 "50"은 제1 금속 패드층을, "52"는 제1 절연막을, "54"는 제1 금속 플럭층을, "56"은 제2 금속 패드층을, "58"은 제2 절연막을, "60"은 제2 금속 플럭층을, "62"는 프로빙을 위한 패드를, 그리고 "A"는 제2 절연막 중 언덕부를 나타낸다.
도 5를 참조하면, 제1 금속 패드층(50)은 반도체 기판(도시되지 않음) 상에 형성되어 있고, 상기 제1 금속 패드층(50) 상의 전영역에 걸쳐 형성된 여러개의 제1 홀들 내에, 예컨대 텅스텐(W)으로 된 제1 금속 플럭층(54)이 형성되어 있다. 제2 금속 패드층(56)은 상기 제1 금속 플럭층(54)을 통하여 상기 제1 금속 패드층(50)과 연결되어 있다. 제2 금속 플럭층(60)은 상기 제2 금속 패드층(56)의 가장자리부를 에웠싸는 형태로 위치하며, 상기 프로빙을 위한 패드(62)는 상기 제2 금속 플럭층(60)을 통해 제2 금속 패드층(56)과 접속한다. 이때, 제2 절연막(58)은 프로빙을 위한 패드(62) 중 탐침이 세워지는 영역 (즉, 프로빙되는 영역) 하부(A 부분)의 두께가 다른 부분보다 더 두껍게 되도록 형성되어 있다.
따라서, 도 5의 프로빙을 위한 패드를 갖는 반도체 소자에 의하면, 프로빙을 위한 패드(62) 하부의 절연막을 다른 영역에서보다 더 두껍게 형성함으로써 프로빙시 패드 하부의 절연막에 균열이 발생하는 것을 최소화할 수 있고, 제2 금속 패드층(56)을 제1 금속 패드층(50) 및 프로빙을 위한 패드(62)와 같은 형상으로 형성하고, 제1 및 제2 금속 플럭층(54 및 60)을 많이 형성할 수 있으므로 프로빙시 저항을 낮출 수 있다.
도 6의 (a) 내지 (d)는 본 발명에 의한 프로빙을 위한 패드를 갖는 반도체 소자를 제조하는 일 실시예를 설명하기 위한 단면도들이다.
도 6의 (a)를 참조하면, 반도체 기판(도시되지 않음) 상에 제1 금속 패드층(70)을 형성한 후, 상기 제1 금속 패드층(70)이 형성되어 있는 결과물 기판 상에 상기 제1 금속 패드층(70)을 전영역에 걸쳐 부분적으로 노출시키는 제1 홀들 (도면부호 미도시)을 갖는 제1 절연막(72)을 형성한다. 이 후, 상기 제1 절연막(72)이 형성되어 있는 결과물 기판 상에 상기 제1 홀들을 완전히 채우는 모양으로 금속물질을 증착한 후, 상기 제1 절연막(72) 표면이 노출될 때 까지, 예컨대 화학 물리적 식각(Chemical Mechanical Polishing; CMP) 방식으로 식각하여 제1 금속 플럭층(74)을 형성한다. 계속해서 상기 제1 절연막(72) 상에 상기 제1 금속 플럭층(74)을 통해 상기 제1 금속 패드층(70)과 접속하는 제2 금속 패드층(76)을 형성한 후, 상기 제2 금속 패드층(76)이 형성되어 있는 결과물 기판 상에 상기 제2 금속 패드층(77)의 가장자리 영역을 부분적으로 노출시키는 제2 홀들 (도면부호 미도시)을 갖는 제2 절연막(78)을 형성한다. 이 후, 상기 제2 절연막(78)이 형성되어 있는 결과물 기판 상에 상기 제2 홀들을 완전히 채우는 모양으로 금속물질을 증착한 후, 상기 제2 절연막(78) 표면이 노출될 때 까지, 예컨대 화학 물리적 식각(CMP) 방식으로 식각하여 제2 금속 플럭층(80)을 형성한다.
도 6의 (b)를 참조하면, 상기 제2 금속 플럭층(80)까지 형성되어 있는 결과물 기판 상에 제3 절연막(82a)을 형성한 후, 상기 제3 절연막(82a) 상에 프로빙이 되는 제2 금속 패드층(76)의 중앙부를 덮는 형상의 감광막 패턴(84)을 형성한다.
도 6의 (c)를 참조하면,상기 감광막 패턴(84)을 마스크로 한 이방성식각을 행하여 상기 제3 절연막을 부분적으로 식각함으로써 프로빙되는 영역에만 제3 절연막 패턴(82)을 남긴다.
도 6의 (d)를 참조하면, 상기 제3 절연막 패턴(82)까지 형성되어 있는 결과물 기판 상에 패드 형성을 위한 도전물질층을 형성한 후, 이를 패터닝함으로써 상기 제2 금속 플럭층(80)과 접속하는 프로빙을 위한 패드(86)를 형성한다.
도 7의 (a) 내지 (e)는 본 발명에 의한 프로빙을 위한 패드를 갖는 반도체 소자를 제조하는 다른 실시예를 설명하기 위한 단면도들로서, 도 7의 (a)의 공정은 도 6의 (a)의 공정과 동일하므로 설명을 생략한다.
도 7의 (b)를 참조하면, 상기 제2 금속 플럭층(80)까지 형성되어 있는 결과물 기판 상에, 예컨대 화학 기상 증착 (Chemical Vapour Deposition; CVD) 방식으로 포토레지스트막(90a)을 형성한다.
도 7의 (c)를 참조하면, 노광 및 현상 공정을 진행하여 프로빙이 되는 영역에만 포토레지스트막 패턴(90b)을 남긴다.
도 7의 (d)를 참조하면, 상기 포토레지스막 패턴이 형성되어 있는 결과물 기판을 열처리하여 상기 포토레지스트막 패턴(도 7의 (c)의 도면부호 90b)을 산화물질로 변환시킴으로써 프로빙되는 영역에 제3 절연막(90)을 형성한다.
도 7의 (e)를 참조하면, 상기 제3 절연막(90)까지 형성되어 있는 결과물 기판 상에 패드 형성을 위한 도전물질층을 형성한 후, 이를 패터닝함으로써 상기 제2 금속 플럭층(80)과 접속하는 프로빙을 위한 패드(86)를 형성한다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
본 발명에 의한 프로빙을 위한 패드를 갖는 반도체 소자 및 그 제조방법에 의하면, 프로빙을 위한 패드 하부의 절연막을 다른 영역에서보다 더 두껍게 형성함으로써 프로빙시 패드 하부의 절연막에 균열이 발생하는 것을 최소화할 수 있고, 제2 금속 패드층을 제1 금속 패드층 및 프로빙을 위한 패드와 같은 형상으로 형성하고, 제1 및 제2 금속 플럭층을 많이 형성함으로써 프로빙시 저항을 낮출 수 있다.
도 1은 종래 제1 실시예에 의한 프로빙을 위한 패드를 도시한 것으로, (a)는 단면도이고, (b)는 평면도이다.
도 2는 종래 제2 실시예에 의한 프로빙을 위한 패드를 도시한 것으로, (a)는 단면도이고, (b)는 평면도이다.
도 3은 종래 제3 실시예에 의한 프로빙을 위한 패드를 도시한 것으로, (a)는 단면도이고, (b)는 평면도이다.
도 4는 종래 제4 실시예에 의한 프로빙을 위한 패드를 도시한 것으로, (a)는 단면도이고, (b)는 평면도이다.
도 5는 프로빙이 되는 부분의 절연막의 두께가 다른 부분의 두께보다 더 두꺼운 본 발명에 의한 프로빙을 위한 패드를 도시한 것으로, (a)는 단면도이고, (b)는 평면도이다.
도 6의 (a) 내지 (d)는 본 발명에 의한 프로빙을 위한 패드를 갖는 반도체 소자를 제조하는 일 실시예를 설명하기 위한 단면도들이다.
도 7의 (a) 내지 (e)는 본 발명에 의한 프로빙을 위한 패드를 갖는 반도체 소자를 제조하는 다른 실시예를 설명하기 위한 단면도들이다.

Claims (7)

  1. 반도체 기판 상에 형성된 제1 금속 패드층;
    상기 제1 금속 패드층 상의 전영역에 걸쳐 형성된 여러개의 제1 홀들을 통해 상기 제1 금속 패드층과 접속하는 제2 금속 패드층;
    상기 제2 금속 패드층 상에 프로빙되는 부분의 두께가 다른 부분의 두께보다 두꺼운 절연막을 개재하고, 상기 제2 금속 패드층의 가장자리부 상의 상기 절연막에 형성되어 있는 제2 홀들을 통해 상기 제2 금속 패드층과 연결된 프로빙을 위한 패드를 포함하는 것을 특징으로 하는 프로빙을 위한 패드를 갖는 반도체 소자.
  2. 반도체 기판 상에 제1 금속 패드층을 형성하는 단계;
    상기 제1 금속 패드층이 형성되어 있는 결과물 기판 상에 상기 제1 금속 패드층을 전영역에 걸쳐 부분적으로 노출시키는 제1 홀들을 갖는 제1 절연막을 형성하는 단계;
    상기 제1 홀들을 채우는 모양의 제1 금속 플럭층을 형성하는 단계;
    상기 제1 절연막 상에 상기 제1 금속 플럭층을 통해 상기 제1 금속 패드층과 접속하는 제2 금속 패드층을 형성하는 단계;
    상기 제2 금속 패드층이 형성되어 있는 결과물 기판 상에 상기 제2 금속 패드층의 가장자리부를 부분적으로 노출시키는 제2 홀들을 갖는 제2 절연막을 형성하는 단계;
    상기 제2 홀들을 채우는 모양의 제2 금속 플럭층을 형성하는 단계;
    상기 제2 금속 플럭층까지 형성되어 있는 결과물 기판 상에 제3 절연막을 형성하는 단계;
    상기 제3 절연막을 식각하여 프로빙이 되는 제2 금속 패드층 중앙부에만 상기 제3 절연막을 남기는 단계; 및
    상기 제3 절연막 상에 상기 제2 금속 플럭층을 통해 제2 금속 패드층과 접속하는 프로빙을 위한 패드를 형성하는 단계를 포함하는 것을 특징으로 하는 프로빙을 위한 패드를 갖는 반도체 소자의 제조방법.
  3. 제2항에 있어서,
    제1 금속 플럭층과 제2 금속 플럭층은 제1 홀들 및 제2 홀들이 형성되어 있는 결과물 기판 상에 상기 제1 홀들 및 제2 홀들을 완전히 채우는 모양으로 금속물질을 각각 증착한 후, 상기 제1 절연막 및 제2 절연막이 노출될 때 까지 이들을 각각 식각하는 공정으로 형성하는 것을 특징으로 하는 프로빙을 위한 패드를 갖는 반도체 소자의 제조방법.
  4. 제3항에 있어서,
    상기 금속물질로 텅스텐을 사용하는 것을 특징으로 하는 프로빙을 위한 패드를 갖는 반도체 소자의 제조방법.
  5. 제3항에 있어서,
    상기 식각은 화학 물리적 폴리슁(CMP) 방식으로 진행하는 것을 특징으로 하는 프로빙을 위한 패드를 갖는 반도체 소자의 제조방법.
  6. 반도체 기판 상에 제1 금속 패드층을 형성하는 단계;
    상기 제1 금속 패드층이 형성되어 있는 결과물 기판 상에 상기 제1 금속 패드층을 전영역에 걸쳐 부분적으로 노출시키는 제1 홀들을 갖는 제1 절연막을 형성하는 단계;
    상기 제1 홀들을 채우는 모양의 제1 금속 플럭층을 형성하는 단계;
    상기 제1 절연막 상에 상기 제1 금속 플럭층을 통해 상기 제1 금속 패드층과 접속하는 제2 금속 패드층을 형성하는 단계;
    상기 제2 금속 패드층이 형성되어 있는 결과물 기판 상에 상기 제2 금속 패드층의 가장자리부를 부분적으로 노출시키는 제2 홀들을 갖는 제2 절연막을 형성하는 단계;
    상기 제2 홀들을 채우는 모양의 제2 금속 플럭층을 형성하는 단계;
    상기 제2 금속 플럭층까지 형성되어 있는 결과물 기판 상에 포토레지스트막을 형성하는 단계;
    노광 및 현상 공정을 진행하여프로빙이 되는 상기 제2 금속 패드층 상에만 상기 포토레지스트막을 남기는 단계;
    상기 포토레지스트막을 열처리하여 산화물질로 변환시킴으로써 프로빙되는 영역에 제3 절연막을 형성하는 단계; 및
    상기 제3 절연막 상에 상기 제2 금속 플럭층을 통해 제2 금속 패드층과 접속하는 프로빙을 위한 패드를 형성하는 단계를 포함하는 것을 특징으로 하는 프로빙을 위한 패드를 갖는 반도체 소자의 제조방법.
  7. 제6항에 있어서,
    상기 포토레지스트막은 화학 기상 증착(CVD) 방식으로 형성하는 것을 특징으로 하는 프로빙을 위한 패드를 갖는 반도체 소자의 제조방법.
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* Cited by examiner, † Cited by third party
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JPH0817859A (ja) * 1994-07-04 1996-01-19 Mitsubishi Electric Corp 半導体装置
US5736791A (en) * 1995-02-07 1998-04-07 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and bonding pad structure therefor
KR19990009973A (ko) * 1997-07-14 1999-02-05 윤종용 멀티-플로빙용 패드 및 그 제조방법

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