JPH0817859A - 半導体装置 - Google Patents
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Abstract
つワイヤボンディング時の機械的ストレスによって、層
間絶縁膜にクラックが発生しないように改良された、ボ
ンディングパッドの電極構造に関する。 【構成】 半導体基板1の上に、直接的に層間絶縁膜2
a,2bが設けられている。層間絶縁膜2a,2bの上
に最上層配線層4が設けられている。ボンディングパッ
ドとして用いる最上層配線層の部分4aの直下には、下
層配線層が存在しないため、ワイヤボンディング時に、
層間絶縁膜2b,2b中にクラックは発生しない。ま
た、最上層配線層4と下層配線層3a,3bが接続され
ているので、ボンディングパッドに入った電流は、これ
らの配線層に分散される。
Description
に関するものであり、より特定的には、十分に大きな許
容電流を持ち、かつワイヤボンディング時の機械的スト
レスによって、層間絶縁膜にクラックが発生しないよう
に改良された、ボンディングパッドの電極構造に関す
る。
ウエハ10には、複数個のチップ11が形成される。チ
ップ11には、半導体素子が形成されている(図示せ
ず)。
プ11には、回路(I/Oバッファ回路あるいは入力保
護回路)12が設けられている。また、チップ11に
は、ボンディングパッド13が設けられている。
レーム14上に搭載され、ワイヤ15でリード17とボ
ンディングされた後、樹脂16で封止される。ワイヤ1
5は、ボンディングパッド13とリード17とを接続す
る。図11は、チップ上の端子、すなわちボンディング
パッドの部分の拡大図である。ボンディングパッド13
はワイヤボンディング領域18と、引き出し線領域19
とに区分される。引き出し線領域19には、ワイヤボン
ディング領域18と回路12とを接続するための引き出
し線が配置される。
電極構造の断面図である。図12は、図11におけるX
II−XII線に沿う断面図である。
は、シリコン基板1の上に設けられた第1の層間絶縁膜
2aを備える。第1の層間絶縁膜2aの上に下層配線層
3が設けられる。下層配線層3を覆うように、第1の層
間絶縁膜2aの上に第2の層間絶縁膜2bが設けられ
る。第2の層間絶縁膜2b中に、下層配線層3の表面の
一部を露出させるためのバイアホール5が設けられてい
る。バイアホール5を通って、下層配線層3に接触する
ように、第2の層間絶縁膜2bの上に最上層配線層4が
設けられている。最上層配線層4の表面はボンディング
パッドとして用いられ、ワイヤ15がボンディングされ
る。
造は、次のような問題点を有する。すなわち、バイヤホ
ール5の径が0.8μm程度以下になると、バイアホー
ル5内に導電材料を埋込み、その後、その上に上層配線
層4を形成するという技術が必要となってくる。この技
術によると、導電材料、たとえばタングステンを、CV
D法により、コンタクトホール5内に埋込まれるように
シリコン基板1の上に堆積する必要がある。その後、ド
ライエッチングで、堆積されたタングステンをエッチバ
ックし、バイアホール5内にのみタングステンを埋込む
必要がある。しかし、この場合、図12に示すような大
きなバイアホール5では、次に述べる理由により、その
実現が困難であった。
たとえばタングステン膜21を、CVD法により、シリ
コン基板1の上に堆積する。その後、図14を参照し
て、タングステン膜21をドライエッチング法でエッチ
バックすると、図のように、大きなバイアホール5で
は、バイアホール5内をタングステンで埋込むことがで
きずに、わずかに、バイアホール5の側壁部にタングス
テン膜21がエッチング残渣として残るのみである。こ
のようなエッチング残渣は剥がれると、異物となって、
歩留り上、深刻な影響を与える。これが、図12に示す
ボンディングパッドの電極構造を採用する場合の問題点
である。
製造した、従来の、ボンディングパッドの電極構造の断
面図である。
は、シリコン基板1の上に形成された第1の層間絶縁膜
2aを含む。第2の層間絶縁膜2aの上に下層配線層3
が設けられる。下層配線層3を覆うように、第1の層間
絶縁膜2aの上に第2の層間絶縁膜2bが設けられる。
第2の層間絶縁膜2bの上に最上層配線層4が設けられ
る。第2の層間絶縁膜2b中には、最上層配線層4と下
層配線層3とを結ぶ、導電材料による埋込みに適した大
きさのバイアホール6が設けられる。バイアホール6内
に、最上層配線層4と下層配線層3とを電気的に接続す
るための導電材料6aが埋込まれている。最上層配線層
4はボンディングパッドとして用いられ、ワイヤ15が
ボンディングされている。
層配線構造にするのは、次の理由による。
くなってくると、1層配線だと、エレクトロマイグレー
ションにより配線が切れてしまうので、この断線を防止
するために、多層配線の幾層かに電流を分散させる必要
があるからである。したがって、電極のどこかで、多層
配線間の接続をとる必要があるのである。従来は、以上
のように、ワイヤボンディング領域で多層配線間の接続
をとっていた。
に示す、従来のボンディングパッドの電極構造ではバイ
アホールの埋込技術に対応できない。また、図15に示
すボンディングパッドの電極構造では、図16を参照し
て、ワイヤボンディング時に、層間絶縁膜2bの、最上
層配線層と下層配線層とで挟まれた部分に、クラック2
2が発生し、信頼性上の問題を抱えるという欠点があっ
た。
ロマイグレーションによる配線の断線を起こさないよう
に改良されたボンディングパッドの電極構造を得ること
にある。
グ時に、層間絶縁膜中にクラックが発生しないように改
良された、ボンディングパッドの電極構造を提供するこ
とにある。
従う半導体装置は、半導体基板を備える。上記半導体基
板の上に下層配線層が設けられている。上記下層配線層
の上および上記下層配線層が存在しない領域を覆うよう
に上記半導体基板の上に層間絶縁膜が設けられている。
上記層間絶縁膜の上であって、かつ上記下層配線層の上
および上記下層配線層が存在しない領域の上を被覆する
ように、最上層配線層が設けられている。上記層間絶縁
膜中に、上記最上層配線層と上記下層配線層とを接続す
るためのバイアホールが設けられている。上記バイアホ
ール内に、上記最上層配線層と上記下層配線層とを電気
的に接続するための導電部材が埋込まれている。上記最
上層配線層の、上記下層配線層が存在しない領域の上部
分は、ボンディングパッドとして用いられている。
は、半導体基板を備える。上記半導体基板の上に回路が
設けられている。上記半導体基板の上に、上記回路から
離されて、ワイヤボンディング部が設けられている。上
記半導体基板の上に、上記ワイヤボンディング部と上記
回路と接続する引き出し線部が設けられている。上記ワ
イヤボンディング部は、上記半導体基板の上に直接的に
設けられた第1の層間絶縁膜と、該第1の層間絶縁膜の
上に直接的に設けられた最上層配線層とを含む。
に設けられた下層配線層と、上記下層配線層を覆うよう
に上記半導体基板の上に設けられた第2の層間絶縁膜
と、上記第2の層間絶縁膜の上に設けられた上記最上層
配線層と、を含む。上記第2の層間絶縁膜中に、上記最
上層配線層と上記下層配線層とを接続するためのバイア
ホールが設けられている。上記バイアホール中に、上記
最上層配線層と上記下層配線層とを電気的に接続するた
めの導電部材が埋込まれている。
は、半導体基板を備える。上記半導体基板の上に、その
中央に空間部ができるように環状に下層配線層が設けら
れている。上記空間部を埋めるように、かつ上記下層配
線層を覆うように、上記半導体基板の上に層間絶縁膜が
設けられている。上記層間絶縁膜の上であって、かつ上
記空間部の上および上記下層配線層の上を覆うように、
最上層配線層が設けられている。上記層間絶縁膜中に、
上記環状の下層配線層と上記最上層配線層と接続するた
めのバイアホールが設けられている。上記バイアホール
内に、上記下層配線層と上記最上層配線層とを電気的に
接続するための導電部材が埋込まれている。上記最上層
配線層の、上記空間部の上に位置する部分は、ボンディ
ングパッドとして用いられている。
ば、最上層配線層と下層配線層とを接続しているので、
ボンディングパッドに入った電流は、これらの配線層に
分散される。また、ボンディングパッドとして用いる最
上層配線層の部分の直下には、下層配線層が存在しない
ため、換言すれば、最上層配線層と下層配線層とで挟ま
れた、層間絶縁膜の一部分が存在しないため、ワイヤボ
ンディング時に、層間絶縁膜中にクラックが発生しな
い。
よれば、引き出し線部において、最上層配線装置と下層
配線層とを接続しているので、ボンディングパッドに入
った電流は、これらの配線層に分散される。また、ワイ
ヤボンディング部において、最上層配線層の下には、下
層配線層が存在しないため、ワイヤボンディング時に、
層間絶縁膜中にクラックは発生しない。
よれば、最上層配線層と、下層配線層とを接続している
ので、ボンディングパッドに入る電流は、これらの配線
層に分散される。また、環状に設けられた下層配線層
の、中央の空間部の上に、ボンディングパッドを形成し
ているので、ボンディングパッドの直下には下層配線層
は存在しない。そのため、ワイヤボンディング時に、層
間絶縁膜中にクラックは発生しない。
る。
ンディングパッドの平面図である。図2は、図1におけ
るII−II線に沿う断面図であり、図3は、図1にお
けるIII−III線に沿う断面図である。図1を参照
して、実施例1に係る半導体装置のボンディングパッド
は、ワイヤボンディング領域18と引き出し線領域19
とに分けられている。ワイヤボンディング領域18にお
いては、図2を参照して、シリコン基板1の上に直接的
に層間絶縁膜2a,2bが設けられている。層間絶縁膜
2a,2bの上に直接的に最上層配線層4が設けられて
いる。ボンディングパッドとして用いる、最上層配線層
4の部分4a、の直下には、下層配線層が存在しないた
め、換言すれば最上層配線層4と下層配線層とで挟まれ
た、層間絶縁膜の一部分が存在しないため、ワイヤ15
をボンディングするときに、層間絶縁膜2a,2bにス
トレスがかかっても、層間絶縁膜2a,2b中にクラッ
クは発生しない。
いては、シリコン基板1の上に第1の層間絶縁膜2aが
設けられる。第1の層間絶縁膜2aの上に、第1の下層
配線層3bが設けられている。第1の下層配線層3bを
覆うように、第1の層間絶縁膜2aの上に第2の層間絶
縁膜2bが設けられている。第2の層間絶縁膜2bの上
に、第2の下層配線層3aが設けられている。第2の下
層配線層3aを覆うように、第2の層間絶縁膜2bの上
に第3の層間絶縁膜2cが設けられている。第3の層間
絶縁膜2cの上に、最上層配線層4が設けられている。
第2の層間絶縁膜2b中に、第2の配線層3aと第1の
下層配線層3bとを接続するための第1のバイアホール
6bが設けられている。第1のバイアホール6b中に
は、第1の下層配線層3b、第2の下層配線層3aとを
電気的に接続するための導電部材100が埋込まれてい
る。第3の層間絶縁膜中に、最上層配線層4と第2の下
層配線層3aとを接続するための第2のバイアホール6
aが設けられている。第2のバイアホール6a中には、
最上層配線層4と第2の下層配線層3aとを電気的に接
続するための導電部材101が埋込まれている。図2と
図3を参照して、ワイヤ15から最上層配線層4に入っ
た電流は、最上層配線層4と第2の下層配線層3aと第
1の下層配線層3bに分散される。その結果、電流容量
の十分大きな、ボンディングパッドの電極が得られる。
a,3b)形成する場合を例示したが、この発明はこれ
に限られるものではない。すなわち、図4を参照して、
最上層配線層4から数えて連続して形成される配線層の
数を、電流を分散させるに必要な数にすればよい。図4
では、下層配線層3aを1層だけ設けた場合を例示して
いる。電流を分散させているので、大電流がボンディン
グパッドに流れても、エレクトロマイグレーションによ
る断線は生じない。
面図である。図6は、図5におけるVI−VI線に沿う
断面図である。
ディングパッドの電極は、シリコン基板1の上に設けら
れた第1の層間絶縁膜2aを備える。第1の層間絶縁膜
2aの上に、その中央に空間部ができるように第1の下
層配線層3bが環状に設けられている。第1の下層配線
層3bを覆うように、第1の層間絶縁膜2aの上に第2
の層間絶縁膜2bが設けられている。第2の層間絶縁膜
2bの上に、その中央部に空間部ができるように、第2
の下層配線層3aが環状に設けられている。第2の下層
配線層3aを覆うように、第2の層間絶縁膜2bの上に
第3の層間絶縁膜2cが設けられている。第3の層間絶
縁膜2cの上であって、空間部の上および第1の下層配
線層3a,第2の下層配線層3bを覆うように、最上層
配線層4が設けられている。第2の層間絶縁膜2b中に
は、第1の下層配線層3bと第2の下層配線層3aとを
接続するための第1のバイアホール6bが設けられてい
る。第3の層間絶縁膜2c中には、第2の下層配線層3
aと最上層配線層4とを接続するための第2のバイアホ
ール6aが設けられている。第1のバイアホール6b中
には、第1の下層配線層3bと第2の下層配線層3aと
を電気的に接続する導電部材が埋込まれている。第3の
層間絶縁膜2c中には、最上層配線層4と第2の下層配
線層3aとを電気的に接続するための導電部材が埋込ま
れている。
部分4aは、ボンディングパッドとして用いられてお
り、ワイヤ15がボンディングされている。
中央の空間部の上に、ボンディングパッドを形成してい
るので、ボンディングパッドの直下には下層配線層は存
在しない。その結果、ワイヤ15をボンディングすると
きに、層間絶縁膜2a,2b,2cにストレスがかかっ
ても、層間絶縁膜2a,2b,2c中にクラックは発生
しない。また、最上層配線層4と第2の下層配線層3a
と第1の下層配線層3bとを電気的に接続しているの
で、ボンディングパッドに入った電流は、これらの配線
層に分散される。その結果、大電流がボンディングパッ
ドに流れても、エレクトロマイグレーションによる断線
は生じない。
2層設けた場合を例示したが、この発明はこれに限られ
るものではない。すなわち、図7を参照して、最上層配
線層4から数えて連続して形成される配線層の数を、電
流を分散させるに必要な数だけ選べばよい。図7に示す
ボンディングパッドにおいては、下層配線層3aを1層
だけ設けている。
局面に従う半導体装置によれば、最上層配線層と下層配
線層とを電気的接続しているので、ボンディングパッド
に入った電流は、これらの配線層に分散される。その結
果、大電流がボンディングパッドに流れても、エレクト
ロマイグレーションによる断線は生じない。その結果、
十分に大きな許容電流を持つボンディングパッドの電極
構造となる。
上層配線層の部分の直下には、下層配線層が存在しない
ため、ワイヤボンディング時に、層間絶縁膜中にクラッ
クが発生しない。その結果、高信頼性を有する半導体装
置となる。
よれば、引き出し線部において、最上層配線層と下層配
線層とを電気的接続しているので、ボンディングパッド
に入った電流は、これらの配線層に分散される。その結
果、大電流がボンディングパッドに流れても、エレクト
ロマイグレーションによる断線は生じない。その結果、
十分に大きな許容電流を持つ、ボンディングパッドの電
極となる。また、ワイヤボンディング部において、最上
層配線層の下には、下層配線層が存在しないので、ワイ
ヤボンディング時に、層間絶縁膜中にクラックは発生し
ない。その結果、高信頼性を有する半導体装置が得られ
る。
よれば、最上層配線層と、環状に設けられた下層配線層
とを電気的接続しているので、ボンディングパッドに入
る電流は、これらの配線層に分散される。その結果、大
電流がボンディングパッドに流れても、エレクトロマイ
グレーションによる断線は生じない。
央の空間部の上に、ボンディングパッドを形成している
ので、ボンディングパッドの直下には下層配線層は存在
しない。そのため、ワイヤボンディング時に、層間絶縁
膜中にクラックは発生しない。
ディングパッドの部分の平面図である。
る。
である。
グパッドの、引き出し線部領域の断面図である。
ディングパッドの平面図である。
る。
パッドの断面図である。
る。
る。
る。
造を採用する場合の問題点を示す第1の製造工程図であ
る。
造を採用する場合の問題点を示す第2の製造工程図であ
る。
である。
を示す断面図である。
a,3b 下層配線層、6a,6b バイアホール。
Claims (8)
- 【請求項1】 半導体基板と、 前記半導体基板の上に設けられた下層配線層と、 前記下層配線層の上および前記下層配線層が存在しない
領域を覆うように前記半導体基板の上に設けられた層間
絶縁膜と、 前記層間絶縁膜の上であって、前記下層配線層の上およ
び前記下層配線層が存在しない領域の上を被覆するよう
に設けられた最上層配線層と、 前記層間絶縁膜中に設けられ、前記最上層配線層と前記
下層配線層とを接続するためのバイアホールと、 前記バイアホール内に埋込まれ、前記最上層配線層と前
記下層配線層とを電気的接続するための導電部材と、を
備え、 前記最上層配線層の、前記下層配線層が存在しない領域
の上部分は、ボンディングパッドとして用いられてい
る、半導体装置。 - 【請求項2】 前記下層配線層は、前記最上層配線層か
ら数えて2番目の配線層である、請求項1に記載の半導
体装置。 - 【請求項3】 半導体基板と、 前記半導体基板の上に設けられた回路と、 前記半導体基板の上に、前記回路から離されて設けられ
たワイヤボンディング部と、 前記半導体基板の上に設けられ、前記ワイヤボンディン
グ部と前記回路とを接続する引き出し線部と、を備え、 前記ワイヤボンディング部は、前記半導体基板の上に直
接的に設けられた第1の層間絶縁膜と、該第1の層間絶
縁膜の上に直接的に設けられた最上層配線層とを含み、 前記引き出し線部は、 前記半導体基板の上に設けられた下層配線層と、 前記下層配線層を覆うように前記半導体基板の上に設け
られた第2の層間絶縁膜と、 前記第2の層間絶縁膜の上に設けられた前記最上層配線
層と、 前記第2の層間絶縁膜中に設けられた、前記最上層配線
層と前記下層配線層と接続するためのバイアホールと、 前記バイアホール中に埋込まれ、前記最上層配線層と前
記下層配線層とを電気的接続するための導電部材とを含
む、 半導体装置。 - 【請求項4】 前記下層配線層は、前記最上層配線層か
ら数えて2番目の配線層である、請求項3に記載の半導
体装置。 - 【請求項5】 前記2番目の配線層の下には、さらに、
第3の層間絶縁膜を介して、前記最上層配線層から数え
て3番目の配線層が存在し、 前記2番目の配線層と前記3番目の配線層は前記第3の
層間絶縁膜中に設けられたバイアホールに埋込まれた導
電材料で電気的接続されている、請求項4に記載の半導
体装置。 - 【請求項6】 半導体基板と、 前記半導体基板の上に、その中央に空間部ができるよう
に環状に設けられた下層配線層と、 前記空間部を埋めるように、かつ前記下層配線層を覆う
ように、前記半導体基板の上に設けられた層間絶縁膜
と、 前記層間絶縁膜の上であって、かつ前記空間部の上およ
び前記下層配線層の上を覆うように設けられた最上層配
線層と、 前記層間絶縁膜中に設けられ、前記環状の下層配線層と
前記最上層配線層とを接続するためのバイアホールと、 前記バイアホール内に埋込まれ、前記下層配線層と、前
記最上層配線層とを電気的に接続する導電部材と、を備
え、 前記最上層配線層の、前記空間部の上に位置する部分
は、ボンディングパッドとして用いられている、半導体
装置。 - 【請求項7】 前記下層配線層は、前記最上層配線層か
ら数えて2番目の配線層である、請求項6に記載の半導
体装置。 - 【請求項8】 前記バイアホールは、前記ボンディング
パッドを取囲むように、前記層間絶縁膜中に複数個設け
られている、請求項6に記載の半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15208694A JP3432284B2 (ja) | 1994-07-04 | 1994-07-04 | 半導体装置 |
US08/344,572 US5502337A (en) | 1994-07-04 | 1994-11-18 | Semiconductor device structure including multiple interconnection layers with interlayer insulating films |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15208694A JP3432284B2 (ja) | 1994-07-04 | 1994-07-04 | 半導体装置 |
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Application Number | Title | Priority Date | Filing Date |
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JP2003049688A Division JP2003282574A (ja) | 2003-02-26 | 2003-02-26 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0817859A true JPH0817859A (ja) | 1996-01-19 |
JP3432284B2 JP3432284B2 (ja) | 2003-08-04 |
Family
ID=15532746
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15208694A Expired - Lifetime JP3432284B2 (ja) | 1994-07-04 | 1994-07-04 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5502337A (ja) |
JP (1) | JP3432284B2 (ja) |
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JP3432284B2 (ja) | 2003-08-04 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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