JP2014072519A - パッド構造 - Google Patents

パッド構造 Download PDF

Info

Publication number
JP2014072519A
JP2014072519A JP2013181328A JP2013181328A JP2014072519A JP 2014072519 A JP2014072519 A JP 2014072519A JP 2013181328 A JP2013181328 A JP 2013181328A JP 2013181328 A JP2013181328 A JP 2013181328A JP 2014072519 A JP2014072519 A JP 2014072519A
Authority
JP
Japan
Prior art keywords
region
dielectric
pad
intermetallic
interlayer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2013181328A
Other languages
English (en)
Inventor
Szu-Ying Chen
思瑩 陳
Jeng-Shyan Lin
政賢 林
Dun-Nian Yaung
敦年 楊
Jinsei Ryu
人誠 劉
Kai Ryu
家▲い▼ 劉
Chung-Chuan Tseng
仲銓 曾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of JP2014072519A publication Critical patent/JP2014072519A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0296Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528Geometry or layout of the interconnection structure
    • H01L23/5283Cross-sectional geometry
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/562Protection against mechanical damage
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • H05K1/115Via connections; Lands around holes or via connections
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05075Plural internal layers
    • H01L2224/0508Plural internal layers being stacked
    • H01L2224/05085Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
    • H01L2224/05089Disposition of the additional element
    • H01L2224/05093Disposition of the additional element of a plurality of vias
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05568Disposition the whole external layer protruding from the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Abstract

【課題】パッド構造を提供する。
【解決手段】半導体のパッドなどのパッドに関連する剥離を軽減する一つ以上の技術またはシステムが提供される。ある具体例において、剥離を軽減するパッド構造は、第一領域上の接着領域を含む。ある具体例において、第一領域に関連する第一層間誘電体領域が、パッド下の層間領域中に形成される。加えて、第一領域に関連する第一金属間誘電体領域が、層間領域下の金属間領域中に形成される。ある具体例において、第一金属間領域は第一層間領域下に形成される。このように、少なくとも、第一金属間誘電体領域は誘電体材料を含み、第一層間誘電体領域は誘電体材料を含むことにより、第一金属間誘電体領域と層間誘電体領域間に誘電体-誘電体インターフェースを形成することができるので、パッド構造に関連する剥離が軽減される。
【選択図】図1

Description

本発明は、パッド構造に関するものである。
一般に、スタックの接着領域下の領域は、たとえば、結合力などの力に関連する。加えて、力がスタックに加えられる時、第一タイプの材料を含む第一領域と第二タイプの材料を含む第二領域間のインターフェースは、しばしば、ばらばらに剥離する。例えば、接着領域に関連する力の影響下にあるとき、誘電体領域と金属間のインターフェースは、それぞれの領域間のインターフェースで、ばらばらに剥離する。
本発明は、剥離を軽減するパッド構造を提供することを目的とする。
パッド構造に関連する剥離を軽減する一つ以上の技術またはシステムが、この中に提供される。ある具体例(some embodiments)において、剥離を軽減するパッド構造は、第一領域上に(above)位置する(located)接着領域を含む。一般に、第一領域は、接着領域からの力に関連する。例えば、このような力は、たとえば誘電体などの第一材料、たとえば金属などの第二材料間のインターフェースをばらばらに剥離する。したがって、パッド構造は、たとえば、誘電体-金属インターフェースなどの異なる材料のインターフェースが、第一領域または接着領域下の(under)領域に設置されないように設計される。例えば、パッド構造は、接着領域下のパッドを含む。加えて、パッドは、第一領域、第二領域または第三領域のうちの少なくとも一つの上に位置する。ある具体例において、パッド構造は、パッド下の層間領域を含む。例えば、層間領域は、第一領域に関連する第一層間誘電体領域、第二領域に関連する第一パッド接続、および、第三領域に関連する第二パッド接続を含む。第一領域に関連する第一層間誘電体領域は、誘電体材料から構成されることが理解できる。ある具体例において、パッド構造は、層間領域下の金属間領域を含む。例えば、金属間領域は、第一領域に関連する第一金属間誘電体領域、第二領域に関連する第二金属間領域、および、第三領域に関連する第三金属間領域を含む。層間領域の第一層間誘電体領域と同様に、金属間領域の第一金属間誘電体領域は、誘電体材料から構成される。このように、少なくとも、第一層間誘電体領域および第一金属間誘電体領域が、誘電体-金属インターフェースではなく、誘電体-誘電体インターフェースを含むので、第一金属間誘電体領域が、パッド構造に関連する剥離を軽減するように構成される。つまり、パッド構造は、接着領域下の第一領域のインターフェースが、たとえば、誘電体-金属などの異なる材料のタイプを含まないように設計される。
パッド構造に関連する剥離を軽減する。
具体例による剥離を軽減するパッド構造の断面図である。 具体例による剥離を軽減するパッド構造の断面図である。 具体例による剥離を軽減するパッド構造の断面図である。 具体例による剥離を軽減するパッド構造の断面図である。 具体例によるパッド構造に関連する剥離を軽減する方法を示す図である。
実施の形態1.
図1は、具体例(some embodiments)による剥離を軽減するパッド構造100の断面図である。例えば、図1のパッド構造100は、接着領域110、パッド120、層間領域130および金属間領域140を含む。ある具体例において、接着領域110は第一領域102上に位置し、パッド120は、接着領域110下、および、第一領域102または第二領域104のうちの少なくとも一つの上に位置し、層間領域130はパッド120下に位置し、金属間領域140は層間領域130下に位置する。ある具体例において、パッド構造100は、一つ以上の追加金属間領域を含む。ある具体例において、層間領域130は、第一層間誘電体領域132および第一パッド接続122を含む。例えば、第一層間誘電体領域132は第一領域102に関連し、第一パッド接続122は、一般に、第二領域104に関連する。ある具体例において、金属間領域140は、第一金属間誘電体領域142および第二金属間領域144を含む。例えば、第一金属間誘電体領域142は第一領域102に関連し、第二金属間領域144は第二領域104に関連する。ある具体例において、第二金属間領域144は第一パッド接続122下に位置する。ある具体例において、第一領域102は、少なくとも一つの接着領域110またはパッド120下に位置する。例えば、少なくとも、接着領域110がパッド120と同一平面にはないので、第一領域102は力190に関連する。例えば、接着領域110が回路板と接触している時、力190は、接着領域110から、パッド120を経て、層間領域130または金属間領域140のうちの少なくとも一つに加えられる。ある具体例において、力190はパッケージ結合力である。ある具体例において、第二領域104は、パッド120下、且つ、接着領域110下ではない箇所に位置する。力190は、第一層間誘電体領域132または第一金属間誘電体領域142のうちの少なくとも一つに加えられることが理解できる。少なくとも、それぞれの領域は、第一領域102に関連するか、または、接着領域110下に位置するかの少なくとも一方だからである。
ある具体例において、層間領域130は、誘電体または金属のうちの少なくとも一つを含む。例えば、層間領域130の第一層間誘電体領域132は誘電体材料を含む。加えて、層間領域130の第一パッド接続122は金属を含む。第一パッド接続122は、実質上、第二領域104に関連するが、ある具体例では、たとえば、第一領域102の一部などの隣接領域の一部と関連することが理解できる。同様に、金属間領域140は、誘電体または金属のうちの少なくとも一つを含む。例えば、金属間領域140の第一金属間誘電体領域142は誘電体材料を含む。このように、誘電体-誘電体インターフェース192が、第一層間誘電体領域132と第一金属間誘電体領域142間に形成される。誘電体-誘電体インターフェース192は、例えば、第一層間誘電体領域132と第一金属間誘電体領域142に関連する剥離を軽減することが理解できる。このように、第一金属間誘電体領域142は、パッド構造100に関連する剥離を軽減するように構成される。加えて、金属間領域140の第二金属間領域144は金属を含む。ある具体例において、第一領域102または第二領域104のうちの少なくとも一つは、必ずしも拡大縮小して(to scale)描かれず、フレキシブルな尺寸(size)を有することが理解できる。例えば、第一領域102は、たとえば、パッケージ結合力などの力190に関連し、且つ、力190が材料インターフェースに関連する範囲まで延伸する。
図2は、具体例による剥離を軽減する実例パッド構造200の断面図である。例えば、図2のパッド構造200は、接着領域110、パッド120、層間領域130、金属間領域140、および、金属間領域140下に位置する第一追加金属間領域140Aを含む。ある具体例において、この中で記載されるように、パッド構造200は、一つ以上の追加金属間領域を含むことが理解できる。ある具体例において、層間領域130は、第一層間誘電体領域132、第一パッド接続122および第二パッド接続124を含む。例えば、第一層間誘電体領域132は第一領域102に関連し、第一パッド接続122は、一般に、第二領域104に関連し、第二パッド接続は、一般に、第三領域106に関連する。ある具体例において、金属間領域140は、第一金属間誘電体領域142、第二金属間領域144、および第三金属間領域146を含む。例えば、第一金属間誘電体領域142は第一領域102に関連し、第二金属間領域144は第二領域104に関連し、第三金属間領域146は、第三領域106に関連する。ある具体例において、第一追加金属間領域140Aは、第一追加金属間誘電体領域142A、第二追加金属層領域144A、および第三追加金属間領域146Aを含む。また、第一追加金属間領域140Aは、第二領域104に関連する第一ビア162A、および、第三領域106に関連する第二ビア164Aを含む。第一追加金属間誘電体領域142Aは第一領域102に関連し、第二追加金属層領域144Aは第二領域104に関連し、第三追加金属間領域146Aは第三領域104に関連する。
ある具体例において、第一領域102は、接着領域110またはパッド120のうちの少なくとも一つの下に位置する。少なくとも、接着領域110がパッド120から突出するように、接着領域110が設置されるので、第一領域102は力190に関連する。ある筋書き(scenarios)において、接着領域110が、例えば、ソケットと接触している時、力190は、接着領域110から、パッド120を経て、層間領域130、金属間領域140、または追加金属間領域140Aのうちの少なくとも一つに加えられる。ある具体例において、第二領域104および第三領域106は、パッド120下、且つ、接着領域110下ではない箇所に位置する。したがって、力190は、第一層間誘電体領域132、第一金属間誘電体領域142、または第一追加金属間誘電体領域142Aのうちの少なくとも一つに加えられる。少なくとも、それぞれの領域は、第一領域102に関連するか、または、接着領域110下に位置するかの少なくとも一方だからである。
ある具体例において、層間領域130は、誘電体または金属のうちの少なくとも一つを含む。例えば、層間領域130の第一層間誘電体領域132は誘電体材料を含む。加えて、層間領域130の第一パッド接続122または第二パッド接続124のうちの少なくとも一つは、金属を含む。ある具体例において、第一パッド接続122は、実質上、第二領域104に関連するが、たとえば、第一領域102の一部などの隣接領域の少なくとも一部に関連することが理解できる。ある具体例において、同様に、第二パッド接続124は、実質上、第三領域106に関連するが、たとえば、第一領域102の部分などの隣接領域の少なくとも一部に関連する。ある具体例において、第二領域104または第三領域106のうちの少なくとも一つは、第二金属間領域144または第三金属間領域146のうちの少なくとも一つの幅に基づく。
ある具体例において、金属間領域140または第一追加金属間領域140Aのうちの少なくとも一つは、誘電体または金属のうちの少なくとも一つを含む。例えば、金属間領域140の第一金属間誘電体領域142、または、第一追加金属間領域140Aの第一追加金属間誘電体領域142Aのうちの少なくとも一つは、誘電体材料を含む。ある具体例において、金属間領域140の第二金属間領域144または第三金属間領域146のうちの少なくとも一つは、金属を含む。同様に、第一追加金属間領域140Aの第二追加金属層領域144Aまたは第三追加金属間領域146Aのうちの少なくとも一つは、金属を含む。ある具体例において、第一追加金属間領域140Aの第一ビア162Aまたは第二ビア164Aのうちの少なくとも一つは、金属を含む。
ある具体例において、第一誘電体-誘電体インターフェース192は、層間領域130の第一層間誘電体領域132と金属間領域140の第一金属間誘電体領域142間に形成される。少なくとも、第一層間誘電体領域132は、第一金属間誘電体領域142に隣接するか、または、その上に位置するかの少なくとも一方だからである。同様に、第二誘電体-誘電体インターフェース194は、金属間領域140の第一金属間誘電体領域142と第一追加金属間領域140Aの第一追加金属間誘電体領域142A間に形成される。少なくとも、第一金属間誘電体領域142は、第一追加金属間誘電体領域142Aに隣接するか、または、その上に位置するかの少なくとも一方だからである。ある具体例において、第一誘電体-誘電体インターフェース192または第二誘電体-誘電体インターフェース194のうちの少なくとも一つは、パッド構造200に関連する剥離を軽減するように構成される。例えば、第一誘電体-誘電体インターフェース192または第二誘電体-誘電体インターフェース194のうちの少なくとも一つは、第一領域102に関連する。少なくとも、それぞれのインターフェースは接着領域110下に位置するからである。加えて、第一誘電体-誘電体インターフェース192または第二誘電体-誘電体インターフェース194のうちの少なくとも一つは、剥離する力190に対する誘電体-金属インターフェースを含まない。このように、パッド構造200に関連する剥離が軽減される。
図3は、具体例による剥離を軽減する実例パッド構造300の断面図である。例えば、パッド構造300が頂部金属領域140Cを含むことを除いて、図3のパッド構造300は図2のパッド構造200と同じである。パッド構造300は、任意の数の追加金属間領域を含むことが理解できる。加えて、ある具体例において、パッド構造300は、パッシベーション酸化物領域150およびキャリアウェハ160を含む。ある具体例において、パッド構造300は、第一領域102、第二領域104、第三領域106、第四領域112、および第五領域114に関連する。
ある具体例において、図3のパッド構造300は、第一領域102上に位置する接着領域110、接着領域110の下、および、第一領域102、第二領域104、または第三領域106のうちの少なくとも一つの上に位置するパッド120を含む。加えて、パッド構造300は、パッド120下に位置する層間領域130、層間領域130下の金属間領域140、第一金属間領域140下に位置する第一追加金属間領域140A、一つ以上の追加金属間領域(図示しない)、頂部金属領域140C、頂部金属領域140C下に位置するパッシベーション酸化物領域150、および、パッシベーション酸化物領域150下に位置するキャリアウェハ160を含む。
ある具体例において、層間領域130は、第一領域102に関連する第一層間誘電体領域132、第二領域104に関連する第一パッド接続122、第三領域106に関連する第二パッド接続124、第四領域112に関連する第二層間誘電体領域134、および第五領域114に関連する第三層間誘電体領域136を含む。ある具体例において、第一層間誘電体領域132、第二層間誘電体領域134、または第三層間誘電体領域136のうちの少なくとも一つは、隣接領域に関連する。例えば、第一層間誘電体領域132は、主として、第一領域102に関連するが、第二領域104または第三領域106のうちの少なくとも一つの少なくとも一部にも関連する。第二層間誘電体領域134は、主として、第四領域112に関連するが、第二領域104にも関連する。同様に、第三層間誘電体領域136は、主として、第五領域114に関連するが、第三領域106にも関連する。したがって、ある具体例において、パッド構造300のいかなる部分、層、領域等は、たとえば、第一領域102、第二領域104、第三領域106、第四領域112、または第五領域114のうちの少なくとも一つなどの一つ以上の領域に関連することが理解できる。
ある具体例において、金属間領域140は、第一領域102に関連する第一金属間誘電体領域142、第二領域104に関連する第二金属間領域144、第三領域106に関連する第三金属間領域146、第四領域112に関連する第二金属間誘電体領域148、および第五領域114に関連する第三金属間誘電体領域152を含む。
ある具体例において、第一追加金属間領域140Aは、第一領域102に関連する第一追加金属間誘電体領域142A、第二領域104に関連する第二追加金属層領域144A、第三領域106に関連する第三追加金属間領域146A、第四領域112に関連する第二追加金属間誘電体領域148A、および、第五領域114に関連する第三追加金属間誘電体領域152Aを含む。加えて、第一追加金属間領域140Aは、第二領域104に関連する第一ビア162A、および、第三領域106に関連する第二ビア164Aを含む。例えば、第一ビア162Aは第二追加金属層領域144A上に位置し、第二ビア164Aは第三追加金属間領域146A上に位置する。
同様に、頂部金属領域140Cは、第一領域102に関連する第一頂部金属誘電体領域142C、第二領域104に関連する第二頂部金属領域144C、第三領域106に関連する第三頂部金属領域146C、第四領域112に関連する第二頂部金属誘電体領域148C、および、第五領域114に関連する第三頂部金属誘電体領域152Cを含む。加えて、頂部金属領域140Cは、第二領域104に関連する第一ビア162Cおよび第三領域106に関連する第二ビア164Cを含む。例えば、第一ビア162Cは第二頂部金属領域144C上に位置し、第二ビア164Cは第三頂部金属領域146C上に位置する。
ある具体例において、パッシベーション酸化物層150は、頂部金属層140C下に位置する。加えて、キャリアウェハ160がパッシベーション酸化物層150下に位置する。ある具体例において、120、122、124、144、146、162A、164A、144A、146A、162C、164C、144C、146Cなどのうちの少なくとも一つは、金属を含む。領域132、134、136、142、148、152、142A、148A、152A、142C、148C、152Cなどのうちの少なくとも一つは、誘電体材料を含むことが理解できる。このように、一つ以上の誘電体-誘電体インターフェースが、第一領域102の異なる領域間に形成される。例えば、少なくとも、層間領域130の第一層間誘電体領域132は、金属間領域140の第一金属間誘電体領域142に隣接するので、第一誘電体-誘電体インターフェース192が、層間領域130と金属間領域140間に形成される。加えて、少なくとも金属間領域140の第一金属間誘電体領域142が、第一追加金属間領域140Aの第一追加金属間誘電体領域142Aに隣接するので、第二誘電体-誘電体インターフェース194が、金属間領域140と第一追加金属間領域140A間に形成される。第一領域が、誘電体-金属インターフェースを含まないように、一つ以上の誘電体-誘電体インターフェースが第一領域102内に形成されることが理解できる。
図4は、具体例による剥離を軽減する実例パッド構造400の断面図である。ある具体例において、パッド構造400は、図3のパッド構造300の3次元バージョンである。例えば、パッド構造400は、図3のパッド構造300の二次元(2-d)アーキテクチャ(architecture)ではなくて、3次元アーキテクチャに関連する。例えば、パッド構造400は、パッド120上の接着領域110、層間領域130上のパッド120、金属間領域140上の層間領域130、第一追加金属間領域140A上の金属間領域140、頂部金属領域140B上の第一追加金属間領域140A、パッシベーション酸化物領域150上の頂部金属領域140B、第二頂部金属領域240B上のパッシベーション酸化物領域150、第二追加金属間領域240A上の第二頂部金属領域240B、第二金属間領域240上の第二追加金属間領域240A、第二層間領域230上の第二金属間領域240、ASICウェハ160上の第二層間領域230を含む。ある具体例において、パッシベーション酸化物領域150は、第一再分配層172および第二再分配層174を含む。ある具体例において、第一領域102は、ただ、誘電体-誘電体インターフェースが、第一領域102内に存在するように、誘電体材料に関連するにすぎない。
図5は、具体例によるパッド構造に関連する剥離を軽減する実例方法500を示す図である。例えば、方法500は、工程502で、パッド下の層間領域を形成する工程を含む。ある具体例において、層間領域502の形成工程は、第一領域に関連する第一層間誘電体領域の形成工程を含み、第一領域は接着領域下にある。加えて、層間領域502の形成工程は、一つ以上のパッド接続の形成工程を含む。ある具体例において、方法500は、工程504で、層間領域下の金属間領域の形成工程を含む。例えば、金属間領域504の形成工程は、第一領域に関連する第一金属間誘電体領域の形成、および、第二領域に関連する第二金属間領域の形成工程を含む。このように、少なくとも、誘電体-誘電体インターフェースがそれぞれの領域間に形成されるように、第一金属間誘電体領域が第一層間誘電体領域下に形成されるので、第一金属間誘電体領域は、パッド構造に関連する剥離を軽減するように形成される。
ある具体例において、層間領域502の形成工程は、第二領域に関連する第一パッド接続の形成と第三領域に関連する第二パッド接続の形成工程を含む。ある具体例において、層間領域502の形成工程は、第四領域に関連する第二層間誘電体領域の形成、および、第五領域に関連する第三層間誘電体領域の形成工程を含む。
ある具体例において、金属間領域504の形成工程は、第三領域に関連する第三金属間領域の形成工程を含む。ある具体例において、金属間領域504の形成工程は、第四領域に関連する第四金属間誘電体領域の形成、および、第五領域に関連する第五金属間誘電体領域の形成工程を含む。
ある態様によると、剥離を軽減するパッド構造が提供され、第一領域上に位置する接着領域を含む。ある具体例において、パッド構造は、接着領域下のパッドを含み、パッドは、第一領域または第二領域のうちの少なくとも一つの上に位置する。ある具体例において、パッド構造は、パッド下の層間領域を含み、層間領域は、第一領域に関連する第一層間誘電体領域および一つ以上のパッド接続を含む。ある具体例において、パッド構造は、第一領域に関連する第一金属間誘電体領域、および、第二領域に関連する第二金属間領域を含む層間領域下の金属間領域を含む。加えて、第一金属間誘電体領域が、パッド構造に関連する剥離を軽減するように構成される。
ある態様によると、パッド構造に関連する剥離の軽減方法が提供され、パッド下に、層間領域を形成する工程を含む。例えば、層間領域の形成工程は、接着領域下の第一領域に関連する第一層間誘電体領域の形成工程、および、一つ以上のパッド接続を形成する工程を含む。ある具体例において、本方法は、層間領域下に、金属間領域を形成する工程を含む。例えば、金属間領域形成工程は、第一領域に関連する第一金属間誘電体領域の形成、および、第二領域に関連する第二金属間領域の形成工程を含む。加えて、第一金属間誘電体領域が、パッド構造に関連する剥離を軽減するように形成される。
ある態様によると、パッド剥離を軽減するパッド構造が提供され、第一領域上に位置する接着領域を含む。ある具体例において、パッド構造は、接着領域下のパッドを含む。例えば、パッドは、第一領域、第二領域、または第三領域のうちの少なくとも一つの上に位置する。ある具体例において、パッド構造は、パッド下に層間領域を有する。例えば、層間領域は、第一領域に関連する第一層間誘電体領域、第二領域に関連する第一パッド接続、および、第三領域に関連する第二パッド接続を含む。ある具体例において、パッド構造は、層間領域下の金属間領域を含む。例えば、金属間領域は、第一領域に関連する第一金属間誘電体領域、第二領域に関連する第二金属間領域、および、第三領域に関連する第三金属間領域を含む。加えて、第一金属間誘電体領域が、パッド構造に関連する剥離を軽減するように構成される。
主題項目は、構造的特徴または方法論的行為に特有な用語で記載されているが、添付の請求項の主題項目は、上記の具体的な特徴または行為に限定される必要はないことは理解すべきである。むしろ、上記の具体的な特徴または行為は、請求項を実施する実例形式として開示される。
具体例の各種動作がこの中に提供される。動作のうちのいくつか、または、全てが記載される順序は、これらの動作は必ず順序依存があることを意味すると解釈すべきではない。この記載に基づくと、代わりの順序づけが理解できる。さらに、全ての動作が、この中に提供される各具体例に存在するは限らないことが理解できる。
この中に記述される層、特徴、たとえば、接着領域、パッド、層間領域、金属間領域、ビア、追加金属間領域、頂部金属領域、パッシベーション酸化物領域、再分配層(RDL)などの素子は、例えば、簡潔さと理解の容易さのため、たとえば、構造上の寸法または方向などの互いに関連する特定寸法を用いて説明され、ある具体例において、同じものの実際の寸法がこの中に説明されるものとは実質的に異なることが理解できる。加えて、この中に述べられる層、特徴、素子等を形成する各種技術が存在するが、例えば、注入技術、ドープ技術、スピンオン技術、たとえば、マグネトロン、または、イオンビームスパタリングなどのスパッタリング技術、熱成長などの成長技術、または、化学気相堆積 (CVD)等の堆積技術がある。
さらに又、"代表的な(exemplary)"がこの中に用いられ、模範(example)、実例(instance)、図解などになることを意味するが、必ずしも利点とはならない。本願にて用いられる"または(or)"は、包括的な"または"を意味し、排他的な"または"ではない。加えて、本願にて用いられる"一(a)"および"一(an)"は、特に指定されない限り、または、内容から単数形に向けられることが明らかでない限り、通常は、"一つ以上"を意味する。また、AおよびBのうちの少なくとも一つおよび/または類似の叙述(and/or the like)は、通常、AまたはB、または、AおよびBを意味する。さらに又、"含む(includes)"、"具備する(having)"、"有する(has)"、"ある(with)"、またはそれらの変形が、発明の詳細な説明または請求項のいずれかに用いられる範囲で、このような用語は、用語"含む(comprising)"と類似した手法で包括的となるように意図される。
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
100 パッド構造
102 第一領域
104 第二領域
106 第三領域
110 接着領域
112 第四領域
114 第五領域
120 パッド
122 第一パッド接続
124 第二パッド接続
130 層間領域
132 第一層間誘電体領域
134 第二層間誘電体領域
136 第三層間誘電体領域
140 金属間領域
140A 第一追加金属間領域
140C 頂部金属領域
142 第一金属間誘電体領域
142A 第一追加金属間誘電体領域
142C 第一頂部金属誘電体領域
144 第二金属間領域
144A 第二追加金属層領域
144C 第二頂部金属領域
146 第三金属間領域
146A 第三追加金属間領域
146C 第三頂部金属領域
148A 第二追加金属間誘電体領域
148C 第二頂部金属誘電体領域
150 パッシベーション酸化物領域
152A 第三追加金属間誘電体領域
152C 第三頂部金属誘電体領域
160 キャリアウェハ
162A 第一ビア
162C 第一ビア
164A 第二ビア
164C 第二ビア
172 第一再分配層
174 第二再分配層
190 力
192 誘電体-誘電体インターフェース
194 第二誘電体-誘電体インターフェース
200 パッド構造
300 パッド構造
400 パッド構造

Claims (10)

  1. 剥離を軽減するパッド構造であって、
    第一領域上に位置する接着領域と、
    前記接着領域下にあり、前記第一領域または第二領域のうちの少なくとも一つの上に位置するパッドと、
    前記パッド下にあり、前記第一領域に関連する第一層間誘電体領域、および、一つ以上のパッド接続を含む層間領域、および、
    前記第一領域に関連する第一金属間誘電体領域、および、前記第二領域に関連する第二金属間領域を含む前記層間領域下にあり、前記第一金属間誘電体領域は、前記パッド構造に関連する剥離を軽減するように構成される金属間領域、
    を含むことを特徴とするパッド構造。
  2. 前記層間領域は、前記第二領域に関連する前記一つ以上のパッド接続の第一パッド接続、前記パッドの少なくとも一部の下に位置する第三領域に関連する前記一つ以上のパッド接続の第二パッド接続、第四領域に関連する第二層間誘電領域、および、第五領域に関連する第三層間誘電領域を含み、
    前記層間領域下の前記金属間領域は、前記第三領域に関連する第三金属間領域、前記第四領域に関連する第二金属間誘電体領域、および、前記第五領域に関連する第三金属間誘電体領域を含むことを特徴とする請求項1に記載のパッド構造。
  3. 前記金属間領域は、前記第二金属間領域上に位置する第一ビアを含むことを特徴とする請求項1または2に記載のパッド構造。
  4. 前記金属間領域下の一つ以上の追加金属間領域を含み、前記一つ以上の追加金属間領域の追加の金属間領域は、前記第一領域に関連する第一追加金属間誘電体領域、および、前記第二領域に関連する第二追加金属間領域を含むことを特徴とする請求項1から請求項3のうちのいずれか一項に記載のパッド構造。
  5. 前記追加金属間領域は、前記第二追加金属間領域上に位置する第一追加ビアを含むことを特徴とする請求項4に記載のパッド構造。
  6. 前記追加金属間領域は、第三領域に関連する第三追加金属間領域を含むことを特徴とする請求項4に記載のパッド構造。
  7. 前記追加金属間領域は、第四領域に関連する第二追加金属間誘電体領域、および、前記第五領域に関連する第三追加金属間誘電体領域を含むことを特徴とする請求項4に記載のパッド構造。
  8. パッド構造に関連する剥離を軽減する方法であって、
    第一領域に関連する第一層間誘電体領域を形成し、前記第一領域が接着領域の下にある工程、および、一つ以上のパッド接続を形成する工程を含むパッド下の層間領域を形成する工程と、
    前記第一領域に関連する第一金属間誘電体領域を形成する工程、および、前記第二領域に関連する第二金属間領域を形成し、前記第一金属間誘電体領域が、前記パッド構造に関連する剥離を軽減するように形成される工程を含む前記層間領域下の金属間領域を形成する工程と、を含むことを特徴とする方法。
  9. 前記パッド下の層間領域を形成する工程は、
    前記第二領域に関連する第一パッド接続を形成する工程、および
    第三領域に関連する第二パッド接続を形成する工程、
    を含むことを特徴とする請求項8に記載の方法。
  10. パッド剥離を軽減するパッド構造であって、
    第一領域上に位置する接着領域と、
    前記接着領域下にあり、前記第一領域、第二領域、または第三領域のうちの少なくとも一つの上に位置するパッドと、
    前記パッド下にあり、前記第一領域に関連する第一層間誘電体領域、前記第二領域に関連する第一パッド接続、および、前記第三領域に関連する第二パッド接続を含む層間領域、および、
    前記層間領域下にあり、前記第一領域に関連する第一金属間誘電体領域、前記第二領域に関連する第二金属間領域、前記第三領域に関連する第三金属間領域を含み、前記第一金属間誘電体領域は、前記パッド構造に関連する剥離を軽減するように構成される金属間領域、
    を含むことを特徴とするパッド構造。
JP2013181328A 2012-09-28 2013-09-02 パッド構造 Pending JP2014072519A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/630,185 US9699897B2 (en) 2012-09-28 2012-09-28 Pad structure
US13/630,185 2012-09-28

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2015102960A Division JP2015173284A (ja) 2012-09-28 2015-05-20 パッド構造

Publications (1)

Publication Number Publication Date
JP2014072519A true JP2014072519A (ja) 2014-04-21

Family

ID=50384151

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2013181328A Pending JP2014072519A (ja) 2012-09-28 2013-09-02 パッド構造
JP2015102960A Pending JP2015173284A (ja) 2012-09-28 2015-05-20 パッド構造

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2015102960A Pending JP2015173284A (ja) 2012-09-28 2015-05-20 パッド構造

Country Status (3)

Country Link
US (1) US9699897B2 (ja)
JP (2) JP2014072519A (ja)
KR (1) KR101454989B1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102487342B1 (ko) * 2016-06-14 2023-01-13 삼성전자주식회사 정전척 어셈블리 및 이를 구비하는 플라즈마 처리장치

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0817859A (ja) * 1994-07-04 1996-01-19 Mitsubishi Electric Corp 半導体装置
JPH11186320A (ja) * 1997-12-09 1999-07-09 Samsung Electron Co Ltd 多層パッドを具備した半導体素子及びその製造方法
JP2001176875A (ja) * 1999-12-16 2001-06-29 Hitachi Ltd 半導体装置
JP2002016065A (ja) * 2000-06-29 2002-01-18 Toshiba Corp 半導体装置
JP2007019128A (ja) * 2005-07-06 2007-01-25 Sony Corp 半導体装置
JP2007214349A (ja) * 2006-02-09 2007-08-23 Fuji Electric Device Technology Co Ltd 半導体装置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6498683B2 (en) 1999-11-22 2002-12-24 3M Innovative Properties Company Multilayer optical bodies
JPH08172130A (ja) * 1994-12-16 1996-07-02 Sony Corp 半導体装置の配線構造及びその形成方法
JP2000195896A (ja) 1998-12-25 2000-07-14 Nec Corp 半導体装置
US6495917B1 (en) * 2000-03-17 2002-12-17 International Business Machines Corporation Method and structure of column interconnect
JP2002222811A (ja) 2001-01-24 2002-08-09 Seiko Epson Corp 半導体装置およびその製造方法
US20030020163A1 (en) * 2001-07-25 2003-01-30 Cheng-Yu Hung Bonding pad structure for copper/low-k dielectric material BEOL process
JP2005026641A (ja) * 2003-07-04 2005-01-27 Nec Electronics Corp 半導体装置およびその製造方法
EP1519411A3 (en) * 2003-09-26 2010-01-13 Panasonic Corporation Semiconductor device and method for fabricating the same
US7057296B2 (en) 2003-10-29 2006-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Bonding pad structure
JP4422004B2 (ja) * 2004-12-02 2010-02-24 富士通マイクロエレクトロニクス株式会社 半導体装置
KR20060078386A (ko) 2004-12-31 2006-07-05 매그나칩 반도체 유한회사 반도체 소자의 형성 방법
US7247552B2 (en) * 2005-01-11 2007-07-24 Freescale Semiconductor, Inc. Integrated circuit having structural support for a flip-chip interconnect pad and method therefor
US7157734B2 (en) 2005-05-27 2007-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor bond pad structures and methods of manufacturing thereof
JP5369394B2 (ja) 2007-06-27 2013-12-18 富士通株式会社 半導体装置及びその製造方法
US7652335B2 (en) * 2007-10-17 2010-01-26 Toshiba America Electronics Components, Inc. Reversely tapered contact structure compatible with dual stress liner process
US8178980B2 (en) * 2008-02-05 2012-05-15 Taiwan Semiconductor Manufacturing Company, Ltd. Bond pad structure
US8053900B2 (en) * 2008-10-21 2011-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Through-substrate vias (TSVs) electrically connected to a bond pad design with reduced dishing effect
CN103404239B (zh) * 2011-02-15 2015-11-25 株式会社村田制作所 多层配线基板及其制造方法
JP2011199320A (ja) * 2011-06-29 2011-10-06 Panasonic Corp 半導体集積回路及びその製造方法
US20130154106A1 (en) * 2011-12-14 2013-06-20 Broadcom Corporation Stacked Packaging Using Reconstituted Wafers
US9040837B2 (en) * 2011-12-14 2015-05-26 Ibiden Co., Ltd. Wiring board and method for manufacturing the same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0817859A (ja) * 1994-07-04 1996-01-19 Mitsubishi Electric Corp 半導体装置
JPH11186320A (ja) * 1997-12-09 1999-07-09 Samsung Electron Co Ltd 多層パッドを具備した半導体素子及びその製造方法
JP2001176875A (ja) * 1999-12-16 2001-06-29 Hitachi Ltd 半導体装置
JP2002016065A (ja) * 2000-06-29 2002-01-18 Toshiba Corp 半導体装置
JP2007019128A (ja) * 2005-07-06 2007-01-25 Sony Corp 半導体装置
JP2007214349A (ja) * 2006-02-09 2007-08-23 Fuji Electric Device Technology Co Ltd 半導体装置

Also Published As

Publication number Publication date
KR101454989B1 (ko) 2014-10-27
US9699897B2 (en) 2017-07-04
US20140090882A1 (en) 2014-04-03
JP2015173284A (ja) 2015-10-01
KR20140042626A (ko) 2014-04-07

Similar Documents

Publication Publication Date Title
CN104779243B (zh) 3dic密封环结构及其形成方法
US8809123B2 (en) Three dimensional integrated circuit structures and hybrid bonding methods for semiconductor wafers
US9443796B2 (en) Air trench in packages incorporating hybrid bonding
CN102034778B (zh) 芯片封装体及其制造方法
TWI614815B (zh) 可彎摺與伸展的電子裝置及方法
KR101420855B1 (ko) 반도체 구조물에 대한 다이간 갭 제어 및 방법
EP2423948A3 (en) Lateral connection for a via-less thin film resistor and method of forming the same
EP2733734A3 (en) Multiple bonding layers for thin-wafer handling
WO2016026199A1 (zh) 芯片封装模组
WO2006092754A3 (en) A method of manufacturing a semiconductor packages and packages made
WO2012009188A3 (en) Neutron detector with wafer-to-wafer bonding
WO2007137049A3 (en) Double-sided integrated circuit chips
US20150048509A1 (en) Cmos compatible wafer bonding layer and process
SG10201805091VA (en) Semiconductor package and method of manufacturing the same
JP2012216773A5 (ja)
TW200737376A (en) Chip package and fabricating method thereof
US11309278B2 (en) Methods for bonding substrates
WO2012061381A8 (en) Crack arrest vias for ic devices
CN107731667B (zh) 具备金属连线的混合键合方法及混合键合结构
JP2009158764A5 (ja)
US8697566B2 (en) Bump structure and manufacturing method thereof
WO2011132971A3 (ko) 장벽층을 갖는 범프를 포함하는 반도체칩 및 그 제조방법
US20140183744A1 (en) Package substrate with bondable traces having different lead finishes
JP2014072519A (ja) パッド構造
CN103390566A (zh) 一种用于三维集成封装技术的圆片级键合方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140825

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140902

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20141201

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20141204

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20141222

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20150120

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150520

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20150706

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20150904

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160523

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20161107

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161209