TWI614815B - 可彎摺與伸展的電子裝置及方法 - Google Patents

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TWI614815B
TWI614815B TW104119777A TW104119777A TWI614815B TW I614815 B TWI614815 B TW I614815B TW 104119777 A TW104119777 A TW 104119777A TW 104119777 A TW104119777 A TW 104119777A TW I614815 B TWI614815 B TW I614815B
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亞歷杭德羅 萊文德
塔野納 安卓許晨庫
大衛 斯坦斯
毛洛 科布林斯基
亞歷山大 亞歷克索夫
迪蘭 塞納維拉特納
賈維爾 索托岡薩雷斯
史利尼維斯 派坦巴拉姆
拉菲奎爾 伊斯蘭
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英特爾公司
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Abstract

此處所一般討論者是可包含一可伸展與彎摺裝置之系統和方法。依據一範例，一方法可包含(1)沈積一第一彈性體材料於一面板上，(2)層合跡線材料於該彈性體材料上，(3)處理該跡線材料以圖案化該跡線材料成為一條或多條跡線和一個或多個接合墊片，(4)附著一晶粒至該等一個或多個接合墊片，或(5)沈積一第二彈性體材料於該等一條或多條跡線、該等接合墊片、以及該晶粒上面和其周圍，以封裝該等一條或多條跡線和該等一個或多個接合墊片於該第一和該第二彈性體材料中。

Description

可彎摺與伸展的電子裝置及方法 發明領域
範例一般係有關於可彎摺與伸展的電子裝置及方法。
發明背景
電子裝置包裝一般是剛性的。一電子裝置可以藉由製作更有彈性之包裝而整合成為多種包裝形式要素。藉由使一包裝更有彈性，該包裝可以遵循多種外形，以便適合地整合於更多的應用。
發明概要
依據本發明之一實施例，係特地提出一種製作一可伸展與彎摺設備之方法，其包含：沈積一第一彈性體材料於一面板上；層合跡線材料於該彈性體材料上；處理該跡線材料以圖案化該跡線材料成為一條或多條跡線和一個或多個接合墊片；附著一晶粒至該等一個或多個接合墊片；以及沈積一第二彈性體材料於該等一條或多條跡線、該等接合墊片、與該晶粒上面和其周圍，以封裝該等一條或多 條跡線和該等一個或多個接合墊片於該第一和該第二彈性體材料中。
100A-100L‧‧‧裝置
102‧‧‧基材
104‧‧‧氧化物層
106‧‧‧蒸發材料
108‧‧‧導電材料
110‧‧‧金屬層
112‧‧‧蝕刻阻止層
114‧‧‧黏附層
116‧‧‧樣型材料
118‧‧‧導電材料
120‧‧‧彈性體材料
122‧‧‧彈性體材料
200A-200P‧‧‧裝置
202‧‧‧基材
204‧‧‧釋離層
206‧‧‧聚亞胺(PI)
208‧‧‧黏附層
210‧‧‧源材料層
212‧‧‧導電材料
214‧‧‧硬遮罩
216‧‧‧光阻
218‧‧‧彈性體材料
220‧‧‧彈性體材料
300A-300D‧‧‧裝置
302‧‧‧基材
304‧‧‧釋離層
306‧‧‧引線接合附著墊片
308‧‧‧跡線
310‧‧‧引線
312‧‧‧接合墊片
314‧‧‧構件
316‧‧‧彈性體材料
318‧‧‧彈性體材料
500A-500D‧‧‧裝置
502‧‧‧基材
504‧‧‧釋離層
506‧‧‧翻轉晶片附著墊片
508‧‧‧跡線
510‧‧‧焊料球
512‧‧‧接合墊片
514‧‧‧構件
516‧‧‧彈性體材料
518‧‧‧彈性體材料
600‧‧‧面板位準處理流程圖
602-622‧‧‧處理步驟
700‧‧‧面板位準製造流程圖
702-726‧‧‧流程步驟
800A-800C‧‧‧裝置
802‧‧‧基材載體
804‧‧‧釋離層
806‧‧‧電氣互連部
808‧‧‧導電黏附材料
810‧‧‧構件
900A-900D‧‧‧跡線
902‧‧‧導電材料
904‧‧‧封裝材料
1000‧‧‧電腦系統
1002‧‧‧處理器
1004‧‧‧主要記憶體
1006‧‧‧靜態記憶體
1008‧‧‧互連
1010‧‧‧視訊顯示單元
1012‧‧‧文數字輸入裝置
1014‧‧‧使用者介面領航裝置
1016‧‧‧儲存裝置
1018‧‧‧信號產生裝置
1020‧‧‧網路介面裝置
1022‧‧‧機器可讀取媒體
1026‧‧‧網路
1028‧‧‧感測器
1030‧‧‧天線
1032‧‧‧輸出控制器
1034‧‧‧電力管理控制器
於圖形中，其不必定得按比例被繪製，在不同視圖中，相同標號可以說明相似構件。具有不同的文字下標之相同標號可以代表相似構件之不同實例。該等圖形通常藉由範例(但非作為限制)例示本文件中所討論之各種實施例。
圖1A、1B、1C、1D、1E、1F、1G、1H、1I、1J、1K、以及1L例示依據一個或多個實施例，用以形成一導電互連的處理程序之方塊圖。
圖2A、2B、2C、2D、2E、2F、2G、2H、2I、2J、2K、2L、2M、2N、2O、以及2P例示依據一個或多個實施例，用以形成一導電互連的另一處理程序之方塊圖。
圖3A、3B、3C、以及3D例示依據一個或多個實施例，用以引線接合一構件之一處理程序的方塊圖。
圖4例示依據一個或多個實施例，於圖3D中標記“4”之箭號方向的裝置之平面方塊圖。
圖5A、5B、5C、以及5D例示依據一個或多個實施例，用以附著或設置一翻轉晶片構件之處理程序。
圖6例示依據一個或多個實施例，用以製作可伸展與可彎摺裝置之面板位準處理程序的流程圖。
圖7例示依據一個或多個實施例，用以製作可伸展與可彎摺裝置之另一面板位準處理程序的流程圖。
圖8A、8B、以及8C例示依據一個或多個實施例，用以ACF或ACP接合一構件至一裝置之處理程序的方塊圖。
圖9A、9B、9C、以及9D例示依據一個或多個實施例，具有不同之各自封裝的導電跡線之方塊圖。
圖10展示一電腦系統之範例。
較佳實施例之詳細說明
本揭示中之範例一般係有關於可伸展與可彎摺之電子裝置和方法。
新式、可穿戴計算應用可以藉由有彈性(例如，可彎摺與可伸展)之電子包裝而致能，例如，可以圍繞一可彎摺晶粒而建構。但是，目前之解決方案分別地且不是一起地包含可彎摺包裝或可伸展金屬互連。
此外，這揭示考慮嵌入一個或多個彈性體材料中之一可彎摺、以及薄型(例如，300微米或更薄)晶粒。該晶粒可以連接到一可伸展之互連。包裝(例如，裝置)，如此處所討論地，可以包含具有一晶粒之一可伸展與可彎摺電子包裝或其他構件。此處討論之裝置可以提供一可穿戴電子系統。該裝置可以附著至衣物或直接地附著至皮膚或其他有曲度之表面，例如，以適應於一表面外形。該晶粒通常可能是不可彎摺的。此一晶粒可以按尺寸製作，因此其之剛性實質上不影響晶粒嵌入於其中之系統的整體彈性。
如此處所使用地，詞語“構件”一般係指一晶粒或 其他電氣或電子項目，例如，電阻器、電晶體、電感器、電容器、數位邏輯、光放射元件、等等。一晶粒可以是少於三百微米(例如，較少於一百微米厚度)，因而是可彎摺的。此外或替代地，該晶粒可以按尺寸製作或依所需形狀製作，因而其僅僅是不顯著地衝擊晶粒嵌入於其中之系統的彈性。被動類型之非晶粒構件(電阻器、電感器、電容器、等等)通常是150微米厚或較厚，一般標準厚度大約為250微米、300微米、或500微米厚或較厚。感測器構件一般是在大約為200微米之間並且大約為一毫米和半毫米厚度。發光二極體(LED)或雷射二極體(LD)一般是具有大約相同如感測器構件之厚度。連接器構件、以及其類似者一般是至少有六百微米厚之極為平坦的連接器，其一般大約為九百微米至大約為一毫米和半毫米厚度。
如此處所討論地，一裝置可以改進使用一聚亞胺(PI)作為一封裝材料之一可彎摺或可伸展系統上一習知的解決方案，但是其是僅可彎摺但是卻不可伸展，或是僅可伸展但是卻不可彎摺。如此處所使用地，可彎摺意味著轉動且可伸展意味著延長。如此處所討論地，一裝置可以在現有的裝置上提供一改進，其僅涉及金屬線具有一簡單感測器(例如，一電阻溫度感測器)被設計於其中，其嵌入聚二甲基矽氧烷(PDMS)中以獲得一彈性裝置，因為此處討論之裝置可以比只是一溫度感測能力提供更多的功能，例如，藉由包含一晶粒(例如，一可彎摺晶粒)。同時，如此處所討論之處理程序也是可調整尺度，以便提供裝置之可製造 性。
此處討論之一個或多個裝置的優點是可以包含保護一構件免於環境的影響(例如，腐蝕、水分、氧氣、風化、衝擊或其他力量)，例如，藉由封裝該構件於一彈性材料中，其是防潮或吸取在其上之一些衝擊力。這些優點可以達到而仍然可提供一生物相容性裝置。
此處討論的是以一晶圓位準和以一面板位準而製作一裝置之處理程序。用以構成具有較厚的跡線(例如，大約為500奈米至大約為10微米或較厚)的一裝置之一個或多個晶圓位準處理程序以及用以構成具有較薄的跡線(例如，大約為100奈米至大約為500奈米)的一裝置之一個或多個晶圓位準處理程序將在此處討論。圖1A-1L詳細說明用以製作具有較厚跡線的一裝置之一個或多個處理程序的操作，並且圖2A-2P詳細說明用以製作具有較薄跡線的一裝置之一個或多個處理程序的操作。該等較厚的跡線可以提供較低於較薄的跡線之電阻。該等較薄的跡線可以具有較高於較厚的跡線之電阻。機械支援可以藉由使該等跡線位於一封裝材料上或位於其中而提供至較薄的跡線。該封裝材料可以包含在該跡線之剛性體以及該裝置之一彈性基材(例如，一彈性體)之間的一剛性體(例如，一彈性模數)。
同時此處也討論一種釋離方法，其是在一晶粒或構件附著或一第一彈性體封裝之後允許包裝結構自一基材載體(例如，一晶圓)分離。
面板位準處理程序流程可以包含沒有、部份或全 部的一材料個別跡線，例如，一材料，其一彈性模數在彈性體和跡線材料之間。在晶粒或其他構件設置或附著之後以及在一第一彈性體封裝之後，包裝層可以藉由此處討論之釋離方法而自載體面板釋離。
面板和晶圓位準處理程序兩者皆可以包含用以附著一晶粒或其他構件之至少二種不同方法，其包含，例如，引線接合或銲料附著。
為簡明起見，將假定跡線材料包含銅，雖然可提供電氣連接之其他金屬或導電材料也可以被使用。銅是一固有地“堅硬”材料(亦即，銅之彈性範圍一般是較少於0.5%應變或延長率)。為允許跡線是由此一可伸展或可彎摺之堅硬材料所組成，該等跡線可以是“曲折的”，例如，通常用以複製一2D彈簧以達成一伸展或彎摺能力。應了解，取決於跡線材料性質，其他跡線材料也可以被使用以及相似設計或甚至平直跡線也可以被使用。
同時也應了解，雖聚二甲基矽氧烷(PDMS)係表明如彈性體，其他彈性體材料，例如，Viton®，丁基橡膠、或聚氨酯也可以被使用。聚二甲基矽氧烷(PDMS)是一種良好的原型材料並且將在此處討論作為一可能的彈性體材料。
討論開始於晶圓位準處理程序之討論，隨後是面板位準處理程序。接著將參考至附圖以依照一個或多個實施例而更詳細地說明設備、系統、或處理程序。
圖1A、1B、1C、1D、1E、1F、1G、1H、1I、1J、 1K、以及1L展示依據一個或多個實施例，用以形成厚導電互連之處理程序。
圖1A例示依據一個或多個實施例之裝置100A的方塊圖，其包含基材102、該基材上之氧化物層104、以及在該氧化物層104上之蒸發材料層106(例如，銅)。蒸發材料106可以提供用以釋離該基材102和該氧化物層104之一釋離層。蒸發材料106可以沈積在該氧化物層104上。在一個或多個實施例中，該基材102可以包含矽並且該氧化物層104可以包含一熱矽氧化物。
圖1B例示依據一個或多個實施例之一裝置100B，其包含裝置100A，具有導電材料108在蒸發材料106之上。導電材料108可以包含銅或其他金屬。該導電材料108可以提供用以電鍍在其上之一源材料。該導電材料108可以包含具有相對高密度之金屬。
圖1C例示依據一個或多個實施例之裝置100C，其包含裝置100B，具有一金屬層110在導電材料108之上。該金屬層110可以電鍍在導電材料108上。該金屬層110可以提供對於其上面或其上方之物項的機械穩定性，例如，在一釋離處理程序的期間。
圖1D例示依據一個或多個實施例之裝置100D，其包含裝置100C，具有一蝕刻阻止層112和一黏附層114在其上。該黏附層114可以被濺鍍。該黏附層114可以包含一金屬，例如，銅、鈦元素、或鉻。該黏附層114可以提供有益於接合至一導電材料之一媒介物。圖1E例示依據一個或 多個實施例之裝置100E，其包含裝置100D，具有之樣型材料116(例如，光阻)位於其上。該樣型材料116可以有用於界定裝置之電氣互連的形狀和範圍。該樣型材料116可以被圖案化以提供可以伸展或彎摺之曲折互連。該樣型材料116可以是比將在其間所形成之互連較厚。
圖1F例示依據一個或多個實施例之裝置100F，其包含裝置100E，具有一導電材料118位於樣型材料116中之一間隙中。該導電材料118可以是相對地厚(例如，大於500奈米厚度)。圖1G例示依據一個或多個實施例之裝置100G，其包含裝置100F，具有樣型材料116自其移除。該樣型材料116可以使用灰分或溶劑而移除。
圖1H例示依據一個或多個實施例之裝置100H，其包含裝置100G，具有黏附層114以及蝕刻阻止層112的一部份自其移除。該黏附層114可以被移除，例如，藉由濕性或乾性蝕刻。圖1I例示依據一個或多個實施例之裝置100I，其包含裝置100H，具有一彈性體材料120位於其上。該彈性體材料120可以覆蓋或有助於封裝導電材料118。該彈性體材料120可以提供該彈性體材料120外部環境之保護。該彈性體材料120可以是可彎摺與可伸展。該彈性體材料120可以被硬化，例如，以給該彈性體材料更明確的形狀。該彈性體材料120可以包含嵌入其中之微粒，其一彈性模數較小於彈性體材料120。此等微粒可能影響應變如何被分佈於裝置中。在一個或多個範例中，該等微粒可以包含具有較小於彈性體材料120之彈性模數的一彈性模數之矽土或其他 材料。
圖1J例示依據一個或多個實施例之裝置100J，其包含裝置100I，具有基材102以及氧化物層104自其移除。該基材102和該氧化物層104可以被移除，例如，藉由將氧化物層104暴露至水中，例如藉由將裝置100I置於浴盆之水中。圖1K例示依據一個或多個實施例之裝置100K，其包含裝置100J，具有蒸發材料106、導電材料108、以及金屬層110自其移除。該蒸發材料106、該導電材料108、及該金屬層110可以被移除，例如，藉由自裝置100J乾性或濕性蝕刻它們而移除。
圖1L例示依據一個或多個實施例之裝置100L，其包含裝置100K，具有一彈性體材料122位於其上。該彈性體材料122可以包含相同或不同於彈性體材料120的材料。該彈性體材料122和該彈性體材料120可以完全地或部份地封裝導電互連(例如，包含黏附層114和導電材料118之導體)或電氣地耦合至該導電互連之任何晶粒或構件。
圖2A、2B、2C、2D、2E、2F、2G、2H、2I、2J、2K、2L、2M、2N、2O、以及2P展示依據一個或多個實施例，用以形成一薄導電互連之處理程序。
圖2A例示依據一個或多個實施例之裝置200A的方塊圖，其包含一基材202、以及位於該基材202上面之一釋離層204。圖2B例示依據一個或多個實施例之裝置200B的方塊圖，其包含裝置200A，具有一聚亞胺(PI)206在該釋離層204上面。該PI 206可以旋塗於其上。該PI 206可以被 硬化。
圖2C例示依據一個或多個實施例之裝置200C的方塊圖，其包含裝置200B，具有一黏附層208以及位於其上之一源材料層210。該源材料層210可以包含黏附至該黏附層208的一金屬。該黏附層208可以包含一金屬，例如，銅、鈦元素、或鉻。圖2D例示依據一個或多個實施例之裝置200D的方塊圖，其包含裝置200C，具有一導電材料212沈積在該源材料層210上。該導電材料212可以包含一金屬，例如，其中之銅、鋁、或金、或其他導電材料。
圖2E例示依據一個或多個實施例之裝置200E的方塊圖，其包含裝置200D，具有一光阻214圖案化於該導電材料212上。該光阻214可以界定在一蝕刻處理進行之後哪裡將保留導電材料212。該光阻214可以圖案化以便在導電材料212的蝕刻進行之後產生一曲折跡線。圖2F例示依據一個或多個實施例之裝置200F的方塊圖，其包含在一乾性或濕性蝕刻已進行之後的裝置200E。該濕性或該乾性蝕刻可以移除不為光阻214所覆蓋之部份的源材料層210或導電材料212。
圖2G例示依據一個或多個實施例之裝置200G的方塊圖，其包含裝置200F，具有光阻214自其移除。該光阻214可以使用一灰分爆噴或溶劑而移除。圖2H例示依據一個或多個實施例之裝置200H的方塊圖，其包含裝置200G，具有黏附層208被乾性或濕性蝕刻。該蝕刻可以包含以該黏附層208為目標以及不以該導電材料212或該源材料層210為 目標之一選擇的蝕刻處理。
圖2I例示依據一個或多個實施例之裝置200I的方塊圖，其包含裝置200H，具有另一PI 206旋塗在其上。該PI 206可以旋塗在上面以覆蓋(例如，選擇性地覆蓋)該導電材料212。該PI 206係可以配置以覆蓋曲折跡線(例如，包含在蝕刻之後的黏附層208、源材料層210、以及導電材料212之跡線)。該PI 206可以不用考慮一跡線位置而非選擇性地旋塗在裝置200H上面，以便覆蓋裝置200H的大部份。
圖2J例示依據一個或多個實施例之裝置200J的方塊圖，其包含裝置200I，具有一硬遮罩214位於其上。該硬遮罩214可以是抗PI蝕刻處理或材料。圖2K例示依據一個或多個實施例之裝置200K的方塊圖，其包含裝置200J，具有光阻216選擇性地圖案化於其上之跡線上面。該光阻216可以圖案化，以便保護在PI 206上面之硬遮罩214以及在裝置200K的一跡線上面之硬遮罩214免於一硬遮罩蝕刻處理。
圖2L例示依據一個或多個實施例之裝置200L的方塊圖，其包含在一硬遮罩蝕刻和光阻刪除處理已進行之後的裝置200K。該硬遮罩蝕刻處理可以移除不受光阻216保護之該硬遮罩214。該光阻脫除處理程序可以自該裝置200L移除該光阻216。圖2M例示依據一個或多個實施例之裝置200M的方塊圖，其包含在一PI蝕刻處理已進行之後的裝置200L。該PI蝕刻處理可以移除不受硬遮罩214之保護的PI 206。藉由蝕刻該PI 206，裝置之彎摺性或伸展性可以被 改進。這是部分地由於PI之彈性模數是較大於一彈性體材料之彈性模數。
圖2N例示依據一個或多個實施例之裝置200N的方塊圖，其包含裝置200M，具有硬遮罩214自其移除。該硬遮罩214可以使用一選擇的乾性或濕性蝕刻處理而移除。圖2O例示依據一個或多個實施例之裝置200O的方塊圖，其包含裝置200N，具有一彈性體材料218於其上。該彈性體材料218可以提供將至少部份地位於其中之供用於跡線的一可彎摺和可伸展媒介物。該彈性體材料218可以提供一些環境外部之保護至裝置200O之一構件。
圖2P例示依據一個或多個實施例之裝置200P的方塊圖，其包含裝置200O，具有基材202和釋離層204自其移除以及另一彈性體材料220位於其上。該彈性體材料220可以是相同於彈性體材料218或不同於彈性體材料218之彈性體材料。該彈性體材料220和該彈性體材料218可以封裝(例如，完全地封裝)裝置之一跡線。
這揭示呈現一彈性裝置(例如，可彎摺與可伸展裝置)中的金屬線之製造和釋離的處理程序流程。厚的導電材料可以是有利於較低的引線電阻以及較少的處理步驟。薄的導電材料可以包含PI之機械支援，例如，有助於防止導電材料出現裂縫或斷裂。在一個或多個實施例中，PI僅環繞著(例如，至少部份地)該等跡線，因此允許該裝置保持彈性。
圖3A、3B、3C、以及3D例示依據一個或多個實 施例用以引線接合一構件至裝置之處理程序的方塊圖。圖3A例示依據一個或多個實施例而包含一基材302、一釋離層304、一個或多個引線接合附著墊片306、或一條或多條跡線308之裝置300A的方塊圖。該等跡線308可以是厚的或薄的跡線，例如，可以各自地使用上述關於圖1A-1L或圖2A-2P之處理程序而產生。該等跡線308可以，例如，藉由PI而封裝於一側上、二側上、完全地封裝、或完全不利用PI而封裝，例如，展示於圖9A、9B、9C、或9D中。
圖3B例示依據一個或多個實施例之裝置300A的方塊圖，該裝置300A具有經由引線310而引線接合至一個或多個接合附著墊片306的一構件314。該構件314可以包含位於其上之一個或多個接合墊片312。該引線310可以是銲接合或電氣地與機械地接合至該接合附著墊片306以及該接合墊片312。該構件314可以包含一被動電氣構件，例如，電阻器、電感器、電容器、變壓器、磁裝置、轉換器、感測器、天線、或檢測器，與主動電氣構件，例如，一電晶體、震盪器、二極體、積體電路(IC)(例如，一晶粒)、光電裝置、或電源。該構件可以包含一機電構件，例如，一終端機、連接器、電纜組件、壓電式裝置、晶體、共振器、開關、散熱片、或風扇。
圖3C例示依據一個或多個實施例之裝置300C的方塊圖，其包含裝置300B，具有一彈性體材料316沈積在其上。該彈性體材料316可以是位於裝置300C之物項的上面和其周圍。圖3D例示依據一個或多個實施例之裝置300D的方 塊圖，其包含裝置300C，具有基材302和釋離層304自其移除以及位於其上之一彈性體材料318。該彈性體材料316可以是相同於彈性體材料318或一不同的彈性體材料。該引線接合之引線可以藉由該彈性體材料而伸展和彎摺以實質上在裝置之彈性模數上沒有淨值改變。
圖4展示依據一個或多個實施例，於圖3D中在標記“4”之箭號方向的裝置300D之平面方塊圖。
圖5A、5B、5C、和5D例示依據一個或多個實施例，用以銲接合一翻轉晶片構件至一裝置之處理程序的方塊圖。圖5A例示依據一個或多個實施例之裝置500A的方塊圖，裝置500A包含一基材502、一釋離層504、一個或多個翻轉晶片附著墊片506、或一條或多條跡線508。該等跡線508可以是厚的或薄的跡線，例如，可以各自地使用上述關於圖1A-1L或圖2A-2P之處理程序而產生。一焊料球510可以是位於附著墊片506上以允許一構件銲接至附著墊墊片506。該等跡線508可以，例如，藉由PI而封裝於一側上、二側上、完全地封裝、或完全不藉由PI而封裝，例如，展示於圖9A、9B、9C、以及9D中。
圖5B例示依據一個或多個實施例之裝置500A的方塊圖，裝置500A具有經由銲料球510而銲接至一個或多個附著墊片506之一構件514。該構件514可以包含位於其上之一個或多個接合墊片512。該構件514可以是相似於構件314。該構件514(或314)可以是薄的(例如，較少於100微米厚度)以便是可彎摺，或可以是按尺寸製作或依所需形狀製作， 以便實質上不影響裝置500A之全面彈性。隨著一晶粒厚度減少，接著在斷裂之前可達到之一彎摺半徑被減低。該晶粒可以包含矽或其他半導體。該晶粒可以包含一介電質並且互連堆疊在頂部上面。該晶粒之一背部可以有金屬(例如，銅)塗層，例如，以當彎摺時可提高晶粒之結構完整性。
圖5C例示依據一個或多個實施例之裝置500C的方塊圖，裝置500C包含裝置500B，具有一彈性體材料516沈積在其上。該彈性體材料516可以位於裝置500C之物項的上面和其周圍。圖5D例示依據一個或多個實施例之裝置500D的方塊圖，裝置500D包含裝置500C，具有基材502和釋離層504自其移除以及位於其上之一彈性體材料518。該彈性體材料516可以是相同於彈性體材料518或一不同的彈性體材料。
圖6例示依據一個或多個實施例用於面板位準處理程序的流程圖。該處理程序600如所例示地包含：在操作602，沈積彈性體；在操作604，層合跡線材料；在操作606，決定一金屬薄片類型；在操作608，進行跡線平版印刷術；依據該金屬薄片之類型，在操作610，一頂部封裝可以被進行；在操作610、612、或614，一跡線蝕刻可以被進行；或在操作610或614，一底部封裝蝕刻可以被進行；在操作616，一構件可以被附著；在操作618，彈性體可以被沈積；在操作620，一晶圓可以自一面板被釋離；以及在操作622，一包裝可以單一化並且操作結束。
在操作602，該彈性體可以沈積在一基材上或在 該基材上之一釋離層上。在操作604，跡線材料可以層合於該彈性體材料上。在606，例如，不論該跡線是否將包含PI在上面、在下面、環繞著、或沒有PI在該跡線周圍，一金屬薄片類型可以被決定。在606，操作可以包含決定是否使用一厚的或一薄的跡線。在一實施例中，其包含如於圖9A展示之一跡線，一跡線蝕刻可以進行以圖案化該跡線材料。在一實施例中，其包含如於圖9B或9D展示之一跡線，一PI可以在跡線層合之前被沈積以及被蝕刻。在一實施例中，其包含如於圖9C或9D展示之一跡線，一PI可以沈積在一跡線之上並且選擇性地被蝕刻。
在操作616，構件附著可以包含引線接合(例如，圖3A-3D中之展示)、一翻轉晶片附著(例如，圖5A-5D中之展示)、或一AFC或ACP附著(例如，圖8A-8C中之展示)。在操作618，另一層彈性體可以被沈積，例如，在構件或面板的跡線之上面或其周圍。在620，操作可以包含將彈性體從載體面板剝離。在620，操作可以包含化學地或光學地將彈性體自該面板解接合。在操作622，包裝單一化可包含以雷射或鋸割將該包裝自該面板切離。
圖7例示依據一個或多個實施例之用於一面板位準裝置製造處理程序的流程圖。該處理程序700如例示地包含：在操作702，沈積犧牲性材料；在操作704，層合跡線材料；在操作706，決定一金屬薄片類型；在操作708，進行跡線平版印刷術；在操作710，一頂部封裝可以依據在操作706所決定的金屬薄片類型而進行；在操作710、712、或 714，一跡線蝕刻可以被進行，或在操作710或714，一底部封裝蝕刻可以被進行；在操作716，一構件可以被附著；在操作718，彈性體可以被沈積；在操作720，一晶圓可以自一面板被釋離；在操作722，一構件可以附著至一裝置之一背部；在操作724，另一彈性體可以被沈積；以及在操作726，一包裝可以單一化並且操作結束。
在操作702，犧牲性材料可以是位於一載體面板上之一釋離層上。在操作704，跡線材料可以層合於該犧牲性材料上。例如，不論該跡線是否將包含PI在上面、在下面、環繞著、或沒有PI在該跡線周圍，在操作706，一金屬薄片類型可以被決定。在706，該操作可以包含決定是否使用一厚的或一薄的跡線。在一實施例中，其包含如於圖9A展示之一跡線，一跡線蝕刻可以被進行以圖案化該跡線材料。在一實施例中，其包含如於圖9B或9D展示之一跡線，一PI可以在跡線層合之前被沈積以及蝕刻。在一實施例中，其包含如於圖9C或9D展示之一跡線，一PI可以沈積在一跡線之上並且選擇性地蝕刻。
在操作716，構件附著可以包含引線接合(例如，於圖3A-3D中之展示)、一翻轉晶片附著(例如，於圖5A-5D中之展示)、或一AFC或ACP附著(例如，於圖8A-8C中之展示)。在操作718，一彈性體層可以沈積，例如，在構件或面板的跡線之上面或其周圍。處理程序700可以包含在自該面板將晶圓釋離之後移除犧牲性材料。
在720之操作可以包含使用該犧牲性材料作為一 解接合材料或置放該犧牲性材料於一解接合材料上面。該解接合材料可以是允許在面板和彈性體之間有良好的附著力。但是，在一特定溫度(於一熱解接合之情況中)或光學輻射(例如，在一光學解接合中之紫外線光)，該解接合材料可使其之黏附性質被減低並且該解接合材料上之該彈性體或該犧牲性材料可以自該面板被移除。如果一光學解接合被使用，該面板可以是透明的以供該解接合光穿透(例如，該面板可以在其他材料中包含玻璃或一透明聚合物)。
在722之操作可以包含附著一構件於連接到犧牲性材料的裝置之一側上。該裝置之該側可以是在操作716構件附著於其上之相對的一側。在724之操作可以包含沈積一彈性體，其是相同於在操作718所沈積的彈性體或是不同的彈性體。在操作726，包裝單一化可以包含以雷射或鋸割將該包裝自該面板切離。
圖8A例示依據一個或多個實施例之裝置800A的方塊圖，裝置800A可以包含一基材載體802(例如，一面板或晶圓載體)、一釋離層804、一個或多個電氣互連部806、以及位於其上之一導電黏附材料808。該導電黏附材料808可以包含一ACF或一ACP，或其他液體導電材料。圖8B展示如圖8A中以箭號標記“8B”所表明之一觀看點的裝置800A。圖8C展示在一構件810已附著至導電黏附材料808之後的裝置800A。該構件810可以是位於導電黏附材料808之上面並且該導電黏附材料808可以被硬化，以便固化該材料以及附著至該構件810。
圖9A、9B、9C、以及9D例示依據一個或多個實施例之一跡線部份，例如，圖3A-3D、圖4、圖5A-5D、或圖8A-8C中之展示，的平面橫斷面圖。圖9A例示包含無封裝之一跡線900A的方塊圖。該跡線900A可以包含導電材料902。圖9B例示具有一封裝材料904於導電材料902之頂部端上的一跡線900B之方塊圖。圖9C例示具有一封裝材料904於該導電材料902之底部端上的一跡線900C之方塊圖。圖9D例示具有一封裝材料904於該導電材料902之頂部和底部端上的一跡線900D之方塊圖。一跡線可以包含環繞著整體跡線或僅環繞著該跡線之部份的封裝材料。藉由減低所使用之封裝材料的數量，包含該跡線之一裝置的彈性模數可以增加。該封裝材料可以包含PI、聚乙烯對苯二甲酸(PET)、聚萘乙酯(PEN)、或聚烯烴(PO)。
如此處所使用地，使用於一介電質層或光阻層之詞語“沈積”或“層合”可以意味著多種方法。一般的面板位準處理程序可以包含一乾性薄膜層合。替代地，一狹縫塗層、噴射列印(噴射)或其他方法亦可以被使用。如此處所使用地，用於一金屬之詞語“沈積”或“層合”可以包含多種方法。處理程序可以包含金屬薄片層合、濺鍍、或化學氣相沉積(CVD)。一金屬可以被電鍍，例如，藉由使用來自一第三方之一電鍍金屬或施加一電鍍處理至該金屬。
如此處所使用地，詞語“金屬薄片”可以包含一裸露之金屬薄片、具黏附物塗層於其至少一側上之一金屬、或包括一金屬薄片和於該金屬之至少一側上的一介電質材 料之一複合材料。如此處所使用地，詞語“蝕刻”係指用以產生包裝跡線之一蝕刻方法。一濕性化學或乾性蝕刻處理皆可以被使用。
如此處所使用地，詞語“構件附著”係指附著被動或主動構件至包裝跡線。構件附著方法之範例包含藉由一無鉛銲料(例如，銦化錫、鉍化錫、SAC305、銀化錫、SAC405、銅化錫)之銲接；使用允許附著力和電氣連接性之各向異性導電薄膜(ACF)、各向異性導電糊漿(ACP)、或導電有機材料的附著；或引線接合。各構件附著處理可以包含添加之處理以允許該構件附著。
如此處所使用地，詞語“晶粒設置/附著”係指矽或其他半導體晶粒之附著，例如，一記憶體、多晶片單元(MCU)、中央處理單元(CPU)、或無線裝置(無線電)。該等附著方法可以包含藉由ACF(如果ACF之接合電阻允許其之使用)之附著、使用如上述用於“構件附著”處理之銲料的銲接、或引線接合。
如果一被動或主動構件沒有銲料，該包裝製造處理程序可以包含一銲料隆起流程以形成具有銲料隆起之一包裝，例如，於圖5A中之展示。一習知的包裝銲料隆起流程係可以被使用。如果該被動或該主動構件包含銲料，銲料隆起可能是不需的。該被動或該主動構件係可以銲接至該包裝。藉由C4-回流或熱壓縮-接合(TCB)之銲接可以被使用，例如，圖5B中之展示。
取決於使用於一跡線中之材料，其可能是有利於 藉由不同於該跡線金屬的一金屬而覆蓋該跡線之一引線接合區域(例如，耦合至該跡線之一引線接合墊片)。一處理程序可以被使用以於該引線接合墊片上產生一表面修飾，以便允許產生一可靠的引線接合。此一處理程序可以包含引線接合墊片形成平版印刷術以及可以是(但是不受限定於)濺鍍或電鍍之金屬沈積。來自平版印刷術之光阻可以被移除，例如，圖3A中之展示。該被動或該主動構件可以是引線接合至包裝，例如，圖3B中之展示。
使用一ACF處理，一被動或主動構件或一包裝上之附著區域上面可以是層合的。使用一ACP處理程序，液體糊漿可以噴射到所需的地方，例如，於圖8A和圖8B中之展示。該被動或該主動構件可以被擠壓至ACP區域上，並且該等區域可以被硬化，以便適當地確保該構件，例如，於圖8C中之展示。
不同的附著方法之組合可以使用於一面板或晶圓位準製造處理程序中。
詞語“彈性體”係指材料，例如，聚二甲基矽氧烷(PDMS)、丁基橡膠、氟橡膠(Viton®)、LET7、聚氨酯、高延展率PI或高延展率聚乙烯苯二甲酸乙二醇酯(PET)。犧牲性材料可以包含可自彈性體移除之一材料，例如，其中之PI、PET、或熱剝離膠膜(revalpha)。解接合材料可以選擇自可用於工業中之解接合材料，取決於將實行之解接合處理程序。注意到，此處稱為彈性體之材料可以包含可彎摺介電質材料，例如，PI。該PI是可彎摺但通常不可伸展。
圖10是例示一範例電腦系統1000機器之方塊圖，其可以包含或至少部份地實行於如此處所討論的一裝置上。電腦系統1000可以是一計算裝置。在一範例中，該機器可以操作如一獨立的裝置或可以連接(例如，經由一行動電話網路)至其他機器。在一網路配置中，該機器可以在伺服器客戶網路環境中之伺服器或客戶機器之任一者的處理容量而操作，或其可以作用如同點對點(或分佈式)網路環境中之一同位點機器。進一步地，雖然僅一單一機器被例示，詞語“機器”同時將也被採取以包含任何機器之集合，個別地或共同地執行一指令組(或複數個指令組)以進行此處討論之任何的一個或多個方法。
電腦系統1000範例可以包含一處理器1002(例如，一中央處理單元(CPU)、一圖形處理單元(GPU)或其二者)、一主要記憶體1004以及一靜態記憶體1006，其經由一互連1008(例如，一鏈路、一匯流排、等等)而彼此通訊。該電腦系統1000可以進一步包含一視訊顯示單元1010、一文數字輸入裝置1012(例如，一鍵盤)、以及一使用者介面(UI)領航裝置1014(例如，一滑鼠)。於一範例中，該視訊顯示單元1010、輸入裝置1012以及UI領航裝置1014是一觸控銀幕顯示器。該電腦系統1000可以另外地包含一儲存裝置1016(例如，一驅動單元)、一信號產生裝置1018(例如，一擴音器)、一輸出控制器1032、一電力管理控制器1034、以及一網路介面裝置1020(其可以包含一個或多個天線1030、收發器、或其他無線通訊硬體或可操作地與其通訊)、以及一個或多個感 測器1028，例如，一全球定位系統(GPS)感測器、羅盤、位置感測器、加速器、或其他感測器。天線1030可以耦合至一網路1026。系統1000之任何項目可以包含如此處所討論地建構於一面板上的一基材。
範例和注意事項
本標的物可以藉由許多範例被說明。
範例1可以包含或使用標的物(例如，用以進行動作之一設備、一方法、一構件、或一包含指令之裝置可讀取記憶體，當該等指令利用該裝置被進行時，可以導致組態該裝置以進行下列動作)，例如，可以包含或使用(1)沈積一第一彈性體材料於一面板上，(2)形成跡線材料於該彈性體材料上，(3)處理該跡線材料以圖案化該跡線材料成為一個或多個跡線以及一個或多個接合墊片，(4)附著一晶粒至該等一個或多個接合墊片，或(5)沈積一第二彈性體材料於該等一個或多個跡線、該等接合墊片、以及該晶粒之上面和其周圍，以封裝該等一條或多條跡線和該等一個或多個接合墊片於該第一和該第二彈性體材料中。
範例2可以包含或使用，或可以選擇地與範例1之標的物相組合，以包含或使用，其中處理該跡線材料包含處理該跡線材料以形成具有較少於大約500奈米之厚度的一跡線。
範例3可以包含或使用，或可以選擇地與範例2之標的物相組合，以包含或使用，在層合該跡線材料於該第一彈性體材料上之前，使一第一跡線封裝材料位於該第 一彈性體材料上，或選擇性地移除該第一跡線封裝材料之部份以圖案化第一跡線封裝材料。
範例4可以包含或使用，或可以選擇地與範例3之標的物相組合，以包含或使用，使一第二跡線封裝材料位於該等一條或多條跡線上，或選擇性地移除該第二跡線封裝材料之部份。
範例5可以包含或使用，或可以選擇地與範例1-4之至少一標的物相組合，以包含或使用，自該面板釋離該第一彈性體材料，或在釋離該第一彈性體材料之後，單一化一可彎摺與伸展裝置。
範例6可以包含或使用，或可以選擇地與範例1或範例5之標的物相組合，以包含或使用，其中處理該跡線材料包含處理該跡線材料以便形成具有在大約500奈米與25微米之間的厚度之一跡線。
範例7可以包含或使用，或可以選擇地與範例1-6之至少一標的物相組合，以包含或使用，其中附著一晶粒至該等一個或多個接合墊片包含附著大約在10與300微米厚度之間的一晶粒。
範例8可以包含或使用，或可以選擇地與範例1-7之至少一標的物相組合，以包含或使用，其中附著一晶粒至該等一個或多個接合墊片包含引線接合該晶粒至該等一個或多個接合墊片。
範例9可以包含或使用，或可以選擇地與範例1-7之至少一標的物相組合，以包含或使用，其中附著一晶粒 至該等一個或多個接合墊片包含接合焊料接合該晶粒至該等一個或多個接合墊片。
範例10可以包含或使用標的物(例如，用以進行動作之一設備、一方法、一構件、或一包含指令之裝置可讀取記憶體，當該等指令利用該裝置被進行時，可以導致組態該裝置以進行下列動作)，例如，可以包含或使用，(1)沈積一犧牲性材料於一面板上，(2)層合跡線材料於該犧牲性材料上，(3)處理該跡線材料以圖案化該跡線材料成為一條或多條跡線和一個或多個接合墊片，(4)附著一第一晶粒至該等一個或多個接合墊片之一第一端的該等一個或多個接合墊片，(5)沈積一第一彈性體材料於該等一條或多條跡線、該等一個或多個接合墊片、以及該第一晶粒上面和其周圍，(6)自該面板釋離該犧牲性材料、該等一條或多條跡線、該等一個或多個接合墊片、該第一晶粒、以及該第一彈性體材料，(7)移除該犧牲性材料，或(8)沈積一第二彈性體材料於該等一條或多條跡線、該等一個或多個接合墊片、以及該第一彈性體材料上，以封裝該等一條或多條跡線與該等一個或多個接合墊片於該第一和該第二彈性體材料中。
範例11可以包含或使用，或可以選擇地與範例10之標的物相組合，以包含或使用，其中處理該跡線材料包含處理該跡線材料以便形成具有較少於大約500奈米之厚度的一跡線。
範例12可以包含或使用，或可以選擇地與範例11 之標的物相組合，以包含或使用，在層合該跡線材料於該犧牲性材料上之前，使一第一跡線封裝材料位於該犧牲性材料上，或選擇性地移除該第一跡線封裝材料之部份以圖案化該第一跡線封裝材料。
範例13可以包含或使用，或可以選擇地與範例12之標的物相組合，以包含或使用，使一第二跡線封裝材料位於該等一條或多條跡線上，或選擇性地移除該第二跡線封裝材料之部份。
範例14可以包含或使用，或可以選擇地與範例10-13之至少一標的物相組合，以包含或使用，在釋離該第一彈性體材料之後，單一化一可彎摺與伸展裝置。
範例15可以包含或使用，或可以選擇地與範例10和14之至少一標的物相組合，以包含或使用，其中處理該跡線材料包含處理該跡線材料以便形成具有在大約500奈米與25微米之間的厚度之一跡線。
範例16可以包含或使用，或可以選擇地與範例10-15之至少一標的物相組合，以包含或使用，其中附著第一晶粒至該等一個或多個接合墊片包含附著大約在10與300微米厚度之間的一晶粒。
範例17可以包含或使用，或可以選擇地與範例10-16之至少一標的物相組合，以包含或使用，其中附著該第一晶粒至該等一個或多個接合墊片包含引線接合該第一晶粒至該等一個或多個接合墊片。
範例18可以包含或使用，或可以選擇地與範例 10-16之至少一標的物相組合，以包含或使用，其中附著該第一晶粒至該等一個或多個接合墊片包含接合焊料接合該第一晶粒至該等一個或多個接合墊片。
範例19可以包含或使用，或可以選擇地與範例10-18之至少一標的物相組合，以包含或使用，附著一第二晶粒至相對該等一個或多個接合墊片的該第一端而在該等一個或多個接合墊片之一第二端的該等一個或多個接合墊片之一接合墊片。
範例20可以包含或使用標的物(例如，用以進行動作之一設備、一方法、一構件、或一包含指令之裝置可讀取記憶體，當該等指令利用該裝置被進行時，可以導致組態該裝置以進行下列動作)，例如，可以包含或使用，一彈性體基材，封裝於該彈性體基材中之複數個曲折跡線，封裝於該彈性體基材中之複數個接合墊片，其中該等複數個接合墊片之接合墊片是透過該等複數個曲折跡線之一曲折跡線而電氣地耦合，封裝於該彈性體基材中之一可彎摺電子晶粒，其具有在大約為10和300微米之間的一厚度，或電氣接合部，其耦合該晶粒至該等接合墊片。
範例21可以包含或使用，或可以選擇地與範例20之標的物相組合，以包含或使用，其中該等跡線是較少於500奈米厚度並且其中該設備進一步地包括具有一彈性模數之一材料，該彈性模數是在該彈性體的一彈性模數以及機械地支援該等跡線之該等曲折跡線的彈性模數之間。
範例22可以包含或使用，或可以選擇地與範例21 之標的物相組合，以包含或使用，其中該材料是位於該等跡線之二相對端上。
範例23可以包含或使用，或可以選擇地與範例21之標的物相組合，以包含或使用，其中該材料是僅位於該等跡線之一端上。
範例24可以包含或使用，或可以選擇地與範例21之標的物相組合，以包含或使用，其中該材料環繞著該等跡線。
範例25可以包含或使用，或可以選擇地與範例20-24之至少一標的物相組合，以包含或使用，其中該彈性體包含聚二甲基矽氧烷(PDMS)並且該等跡線包含銅。
範例26可以包含或使用，或可以選擇地與範例20-25之至少一標的物相組合，以包含或使用，其中該電氣接合包含引線接合。
範例27可以包含或使用，或可以選擇地與範例20-25之至少一標的物相組合，以包含或使用，其中該晶粒是一翻轉晶片晶粒並且該電氣接合包含銲接合。
範例28可以包含或使用，或可以選擇地與範例20-25之至少一標的物相組合，以包含或使用，其中該引線接合包含一各向異性導電糊漿(ACP)或一各向異性導電薄膜(ACF)接合。
範例29可以包含或使用，或可以選擇地與範例21-28之至少一標的物相組合，以包含或使用，其中該材料包含PI。
範例30可以包含或使用標的物(例如，用以進行動作之一設備、一方法、一構件、或一包含指令之裝置可讀取記憶體，當該等指令利用該裝置被進行時，可以導致組態該裝置以進行下列動作)，例如，可以包含或使用(1)沈積一釋離層於一基材上，(2)圖案化光阻於該釋離層上，(3)使一第一導電材料位於在該圖案化光阻以及該釋離層上面之間，(4)移除該光阻，(5)使一第一彈性體位於該第一導電材料之上面和其周圍，(6)釋離該釋離層，或(7)使一第二彈性體位於該第一導電材料和該第一彈性體上面以將該第一導電材料封裝在該第一和該第二彈性體之間。
範例31可以包含或使用，或可以選擇地與範例30之標的物相組合，以包含或使用，在圖案化光阻之前，濺鍍一第二導電材料於該釋離層上。
範例32可以包含或使用，或可以選擇地與範例31之標的物相組合，以包含或使用，在圖案化光阻之前，沈積一第三導電材料於該濺鍍的第二導電材料上。
範例33可以包含或使用，或可以選擇地與範例32之標的物相組合，以包含或使用，在圖案化光阻之前，使一蝕刻阻止層和黏附層位於該第三導電材料上。
範例34可以包含或使用，或可以選擇地與範例33之標的物相組合，以包含或使用，在使該第一彈性體位於該第一導電材料上面和其周圍之前，移除第二導電材料、第三導電材料、以及黏附層之部份，並且其中使該第一彈性體位於該第一導電材料之上面和其周圍包含使該第一彈 性體位於該第一、該第二、以及該第三導電材料之未移除部份的上面和其周圍。
範例35可以包含或使用，或可以選擇地與範例34之標的物相組合，以包含或使用，其中圖案化光阻包含使光阻圖案化以便提供於一曲折跡線圖案的所需形狀之第一、第二、以及第三導電材料。
範例36可以包含或使用標的物(例如，用以進行動作之一設備、一方法、一構件、或一包含指令之裝置可讀取記憶體，當該等指令利用該裝置被進行時，可以導致組態該裝置以進行下列動作)，例如，可以包含或使用(1)沈積一釋離層於一基材上，(2)使具有在一第一導電材料以及一彈性體的一彈性模數之間的一彈性模數之一第一材料位於釋離層上，(3)沈積一第一導電材料於第一材料上，(4)使一抗蝕刻材料圖案化於第一導電材料上，(5)移除該第一導電材料之不受抗蝕刻材料所保護的部份，(6)移除該抗蝕刻材料，(7)移除在第一導電材料之間的位置中之第一材料的部份，(8)使一第一彈性體位於第一材料之上面和其周圍，(9)將釋離層予以釋離，或(10)使一第二彈性體位於第一材料和第一彈性體之上以將該第一導電材料和該第一材料封裝在該第一和該第二彈性體之間。
範例37可以包含或使用，或可以選擇地與範例36之標的物相組合，以包含或使用，在移除第一材料的部份之前，使具有在第一導電材料和第一彈性體的彈性模數之間的一彈性模數之一第二材料位於該第一材料和該第一導 電材料之上。
範例38可以包含或使用，或可以選擇地與範例37之標的物相組合，以包含或使用，其中移除第一材料之部份包含使一遮罩材料位於第二材料之部份上、移除不受遮蔽物所保護之位置中的第一和第二材料之部份、以及移除該遮蔽物。
範例39可以包含或使用，或可以選擇地與範例36-39之至少一者的標的物相組合，以包含或使用，在沈積第一導電材料於第一材料上之前，沈積一第二導電材料於第一材料上。
上面詳細說明包含相關附圖，其形成詳細說明之一部份。藉由例示，該等圖形展示特定實施例，於其中此處討論之方法、設備、以及系統可以被實施。這些實施例同時於此處也被稱為“範例”。此等範例可以包含除了那些被展示或被說明者之外的元件。但是，本發明的發明人也考慮到其中僅那些被展示或被說明的元件所提供之範例。此外，本發明的發明人也考慮到使用那些被展示或被說明的元件之任何組合或置換的範例(或其之一個或多個論點)，任何有關的一特定範例(或其之一個或多個論點)，或有關於此處所展示或所說明之其他範例(或其之一個或多個論點)。
在這文件中，詞語“一”或“一個”被使用，如於專利文件中所常見，其包含一個或超過一之多個，而無關於“至少一個”或“一個或多個”之任何其他實例或用法。在這 文件中，詞語“或”被使用以涉及一非排它性，或使得除非被表明，否則“A或B”包含“A但非B”、“B但非A”、以及“A及B”。在這文件中，詞語“包含”以及“於其中”被使用作為各自詞語“包括”以及“其中”之普通英語等效詞。同時，在下面的申請專利範圍中，詞語“包含”及“包括”也是開放式的，亦即，一系統、裝置、物件、結構、公式、或處理程序，其包含除了如一申請專利範圍中項目之後的那些被列出之外的元件仍然是被認為落在申請專利範圍之範疇之內。此外，在下面的申請專利範圍中，詞語“第一”、“第二”、以及“第三”等等，僅是被使用作為標示，並且不欲強加數字需求於它們的物件上。
如此處之使用，當參看至一參考數目時，在前面段落中所討論之非排他性含義中，利用虛線被表明之範圍內的所有元件，一個“-”(虛線)被使用以表示“或者”。例如，103A-B表示在範圍{103A，103B}中元件之一非排他性“或”，以至於103A-103B包含“103A但非103B”、“103B但非103A”、以及“103A及103B”。
上面之說明是欲例示，並且不是限制性。例如，上述之範例(或其之一個或多個論點)可以彼此組合方式被使用。當再檢閱上面說明時，其他實施例可以被使用，例如，可由通常熟習本技術者所使用。摘要被提供以符合37C.F.R.§1.72(b)規定，以允許讀者快速地確定技術揭示的性質。應了解，其被提供而不被使用於解釋或限制申請專利範圍之範疇或含義。同時，於上面詳細的說明中，各種特 點也可以被群聚在一起以使所揭示流暢。這不應被視為欲使一未聲明之揭示的特點對於任何申請專利是必要的。相反地，本發明主題可以是為較少於一特定揭示實施例之所有特點。因此，下面的申請專利範圍特此配合作為範例或實施例之詳細說明，而各請求項自身作為一各自的實施例，並且可以設想此等實施例可以各種組合方式或置換方式而彼此組合。本發明之範疇將參考附加申請專利範圍，以及被要求權利的此等申請專利範圍之全部等效範疇一起被判定。
100L‧‧‧裝置
112‧‧‧蝕刻阻止層
114‧‧‧黏附層
118‧‧‧導電材料
120‧‧‧彈性體材料
122‧‧‧彈性體材料

Claims (27)

  1. 一種製作一可伸展與彎摺設備之方法，其包含：沈積一第一彈性體材料於一面板上；層合跡線材料於該彈性體材料上；處理該跡線材料以圖案化該跡線材料成為一條或多條跡線和一個或多個接合墊片；附著一晶粒至該等一個或多個接合墊片；以及沈積一第二彈性體材料於該等一條或多條跡線、該等接合墊片、與該晶粒上面和其周圍，以封裝該等一條或多條跡線和該等一個或多個接合墊片於該第一和該第二彈性體材料中。
  2. 如請求項1之方法，其中處理該跡線材料包括處理該跡線材料以便形成具有少於大約500奈米之厚度的一跡線。
  3. 如請求項2之方法，其進一步包含：在層合該跡線材料於該第一彈性體材料上之前，使一第一跡線封裝材料位於該第一彈性體材料上；以及選擇性地移除該第一跡線封裝材料之部份以圖案化該第一跡線封裝材料。
  4. 如請求項3之方法，進一步包含：使一第二跡線封裝材料位於該等一條或多條跡線上；以及選擇性地移除該第二跡線封裝材料之部份。
  5. 如請求項1之方法，進一步包含：自該面板釋離該第一彈性體材料；以及在釋離該第一彈性體材料之後，單一化(singulating)一可彎摺與伸展裝置。
  6. 如請求項1之方法，其中處理該跡線材料包括處理該跡線材料以便形成具有在大約500奈米與25微米之間的厚度之一跡線。
  7. 如請求項1之方法，其中附著一晶粒至該等一個或多個接合墊片包括附著大約在10與300微米厚度之間的一晶粒。
  8. 如請求項1之方法，其中附著一晶粒至該等一個或多個接合墊片包括引線接合該晶粒至該等一個或多個接合墊片。
  9. 如請求項1之方法，其中附著一晶粒至該等一個或多個接合墊片包括焊料接合該晶粒至該等一個或多個接合墊片。
  10. 一種製作一可伸展與彎摺設備之方法，其包含：沈積一犧牲性材料於一面板上；層合跡線材料於該犧牲性材料上；處理該跡線材料以圖案化該跡線材料成為一條或多條跡線和一個或多個接合墊片；附著一第一晶粒至該等一個或多個接合墊片在該等一個或多個接合墊片之一第一端；沈積一第一彈性體材料於該等一條或多條跡線、該 等一個或多個接合墊片、與該第一晶粒上面和其周圍；自該面板釋離該犧牲性材料、該等一條或多條跡線、該等一個或多個接合墊片、該第一晶粒、與該第一彈性體材料；移除該犧牲性材料；以及沈積一第二彈性體材料於該等一條或多條跡線、該等一個或多個接合墊片、與該第一彈性體材料上，以封裝該等一條或多條跡線與該等一個或多個接合墊片於該第一和該第二彈性體材料中。
  11. 如請求項10之方法，其中處理該跡線材料包括處理該跡線材料以便形成具有少於大約500奈米之厚度的一跡線。
  12. 如請求項11之方法，進一步包含：在層合該跡線材料於該犧牲性材料上之前，使一第一跡線封裝材料位於該犧牲性材料上；以及選擇性地移除該第一跡線封裝材料之部份以圖案化該第一跡線封裝材料。
  13. 如請求項12之方法，進一步包含：使一第二跡線封裝材料位於該等一條或多條跡線上；以及選擇性地移除該第二跡線封裝材料之部份。
  14. 如請求項10之方法，進一步包含：在釋離該第一彈性體材料之後，單一化一可彎摺與伸展裝置。
  15. 如請求項10之方法，其中處理該跡線材料包括處理該跡線材料以便形成具有在大約500奈米與25微米之間的厚度之一跡線。
  16. 如請求項10之方法，其中附著該第一晶粒至該等一個或多個接合墊片包括附著大約在10與300微米厚度之間的一晶粒。
  17. 如請求項10之方法，其中附著該第一晶粒至該等一個或多個接合墊片包括引線接合該第一晶粒至該等一個或多個接合墊片。
  18. 如請求項10之方法，其中附著該第一晶粒至該等一個或多個接合墊片包括焊料接合該第一晶粒至該等一個或多個接合墊片。
  19. 如請求項10之方法，進一步包含附著一第二晶粒至相對該等一個或多個接合墊片的該第一端之在該等一個或多個接合墊片之一第二端的該等一個或多個接合墊片之一接合墊片。
  20. 一種設備，其包含：一彈性體基材；封裝於該彈性體基材中之複數個曲折跡線；封裝於該彈性體基材中之複數個接合墊片，其中該等複數個接合墊片之接合墊片是透過該等複數個曲折跡線之一曲折跡線而電氣地耦合；不同於該彈性體基材之一材料，該材料具有在該彈性體基材的一彈性模數與該等曲折跡線的彈性模數之 間的一彈性模數、位在該等曲折跡線與該彈性體基材之間、與該等曲折跡線及該彈性體基材接觸、且形成在該等曲折跡線與該彈性體基材之間的一介面；封裝於該彈性體基材中之一可彎摺電子晶粒，其具有在大約為10和300微米之間的一厚度；以及電氣接合部，其耦合該晶粒至該等接合墊片。
  21. 如請求項20之設備，其中該等跡線是少於500奈米厚度。
  22. 如請求項21之設備，其中該材料是位於該等跡線之二相對端上。
  23. 如請求項21之設備，其中該材料是僅位於該等跡線之一端上。
  24. 如請求項21之設備，其中該材料完整地環繞著該等跡線。
  25. 如請求項20之設備，其中該彈性體包括聚二甲基矽氧烷(PDMS)並且該等跡線包括銅。
  26. 如請求項25之設備，其中該材料包括聚亞胺。
  27. 如請求項25之設備，其中該材料包括聚乙烯對苯二甲酸、聚萘乙酯、及聚烯烴中之至少一者。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10204855B2 (en) 2014-07-11 2019-02-12 Intel Corporation Bendable and stretchable electronic devices and methods

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI592956B (zh) * 2015-06-25 2017-07-21 Wafer Mems Co Ltd Core inductor production methods
US20170344055A1 (en) * 2016-05-25 2017-11-30 Intel Corporation Structural brace for electronic circuit with stretchable substrate
KR20180058626A (ko) * 2016-11-24 2018-06-01 주식회사 아모그린텍 평판 케이블 제조 방법
CN108538799B (zh) 2017-03-02 2024-02-27 弗莱克斯有限公司 互连部件和互连组件
KR102030235B1 (ko) 2017-06-15 2019-10-10 고려대학교 세종산학협력단 신축성 기판 구조체 및 그 제조방법, 신축성 디스플레이 및 그 제조방법 그리고 신축성 디스플레이 사용방법
CA3080546A1 (en) 2017-10-03 2019-04-11 Juno Therapeutics, Inc. Hpv-specific binding molecules
TWI840351B (zh) * 2018-04-05 2024-05-01 美商奇諾治療有限公司 T細胞受體及表現其之工程化細胞
US10985484B1 (en) 2018-10-01 2021-04-20 Flex Ltd. Electronic conductive interconnection for bridging across irregular areas in a textile product
FR3087936B1 (fr) * 2018-10-24 2022-07-15 Aledia Dispositif electronique
CN109686769B (zh) * 2018-12-25 2020-09-08 深圳市华星光电技术有限公司 可拉伸显示装置的制作方法及可拉伸显示装置
CN112020239B (zh) * 2019-05-29 2021-07-27 北京梦之墨科技有限公司 一种电子电路及电子电路制作方法
TWI798901B (zh) 2021-10-29 2023-04-11 財團法人工業技術研究院 電路裝置及其製造方法以及電路系統
TWI815553B (zh) * 2022-07-14 2023-09-11 友達光電股份有限公司 線路結構

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200507224A (en) * 2003-06-02 2005-02-16 Intel Corp Selective reference plane bridge(s) on folded package
TW200921873A (en) * 2007-11-09 2009-05-16 Powertech Technology Inc Chip-to-substrate interconnection device with wire-bonding
TW201322405A (zh) * 2011-11-18 2013-06-01 Nat Univ Tsing Hua 非平面晶片組件

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100437437B1 (ko) 1994-03-18 2004-06-25 히다치 가세고교 가부시끼가이샤 반도체 패키지의 제조법 및 반도체 패키지
KR20050023442A (ko) * 2002-07-26 2005-03-09 콸콤 인코포레이티드 와이어 본딩영역 어레이 패키지에서 소형의 최소 다이를수용하기 위한 방법
TWI241000B (en) 2003-01-21 2005-10-01 Siliconware Precision Industries Co Ltd Semiconductor package and fabricating method thereof
WO2005067044A1 (en) 2004-01-12 2005-07-21 Infineon Technologies Ag A method for connecting a die assembly to a substrate in an integrated circuit and a semiconductor device comprising a die assembly
JP4527991B2 (ja) 2004-01-28 2010-08-18 株式会社日立製作所 マルチチップモジュールの製造方法
JP2005311321A (ja) 2004-03-22 2005-11-04 Sharp Corp 半導体装置およびその製造方法、並びに、該半導体装置を備えた液晶モジュールおよび半導体モジュール
CN102097458B (zh) 2004-06-04 2013-10-30 伊利诺伊大学评议会 用于制造并组装可印刷半导体元件的方法和设备
US8217381B2 (en) * 2004-06-04 2012-07-10 The Board Of Trustees Of The University Of Illinois Controlled buckling structures in semiconductor interconnects and nanomembranes for stretchable electronics
GB0505826D0 (en) 2005-03-22 2005-04-27 Uni Microelektronica Ct Vsw Methods for embedding of conducting material and devices resulting from said methods
US20070123963A1 (en) * 2005-11-29 2007-05-31 Peter Krulevitch Method for producing flexible, stretchable, and implantable high-density microelectrode arrays
US7914842B1 (en) * 2006-02-10 2011-03-29 Second Sight Medical Products, Inc Method of manufacturing a flexible circuit electrode array
CN101681695B (zh) * 2006-09-06 2013-04-10 伊利诺伊大学评议会 在用于可拉伸电子元件的半导体互连和纳米膜中的受控弯曲结构
US20080188020A1 (en) * 2007-02-05 2008-08-07 Kuo Wei-Min Method of LED packaging on transparent flexible film
KR100887475B1 (ko) 2007-02-26 2009-03-10 주식회사 네패스 반도체 패키지 및 그 제조방법
EP2349440B1 (en) * 2008-10-07 2019-08-21 Mc10, Inc. Catheter balloon having stretchable integrated circuitry and sensor array
US8097926B2 (en) 2008-10-07 2012-01-17 Mc10, Inc. Systems, methods, and devices having stretchable integrated circuitry for sensing and delivering therapy
WO2010086416A1 (en) 2009-01-30 2010-08-05 Imec Stretchable electronic device
WO2010086033A1 (en) 2009-01-30 2010-08-05 Interuniversitair Microelektronica Centrum Vzw Stretchable electronic device
DE102009031568A1 (de) 2009-06-29 2010-12-30 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur Erzeugung eines elektronischen Systems, Verfahren zur Erzeugung einer Freiformfläche mit einem solchen System, sowie elektronisches System und Freiformflächen mit einem solchen System
TWI442530B (zh) 2009-10-14 2014-06-21 Advanced Semiconductor Eng 封裝載板、封裝結構以及封裝載板製程
US8569894B2 (en) * 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
US8525340B2 (en) * 2010-06-11 2013-09-03 Premitec, Inc. Flexible electronic devices and related methods
TWI517274B (zh) 2012-03-21 2016-01-11 矽品精密工業股份有限公司 晶圓級半導體封裝件之製法及其晶圓級封裝基板之製法
US8895864B2 (en) * 2012-03-30 2014-11-25 Nokia Corporation Deformable apparatus and method
WO2016007175A1 (en) 2014-07-11 2016-01-14 Intel Corporation Bendable and stretchable electronic devices and methods

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200507224A (en) * 2003-06-02 2005-02-16 Intel Corp Selective reference plane bridge(s) on folded package
TW200921873A (en) * 2007-11-09 2009-05-16 Powertech Technology Inc Chip-to-substrate interconnection device with wire-bonding
TW201322405A (zh) * 2011-11-18 2013-06-01 Nat Univ Tsing Hua 非平面晶片組件

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10204855B2 (en) 2014-07-11 2019-02-12 Intel Corporation Bendable and stretchable electronic devices and methods

Also Published As

Publication number Publication date
WO2016007175A1 (en) 2016-01-14
KR20160021071A (ko) 2016-02-24
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SG11201610371TA (en) 2017-01-27
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