CN104253105A - 半导体器件和形成低廓形3d扇出封装的方法 - Google Patents

半导体器件和形成低廓形3d扇出封装的方法 Download PDF

Info

Publication number
CN104253105A
CN104253105A CN201410295181.5A CN201410295181A CN104253105A CN 104253105 A CN104253105 A CN 104253105A CN 201410295181 A CN201410295181 A CN 201410295181A CN 104253105 A CN104253105 A CN 104253105A
Authority
CN
China
Prior art keywords
opening
insulating barrier
conducting shell
semiconductor element
sealant
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410295181.5A
Other languages
English (en)
Other versions
CN104253105B (zh
Inventor
林耀剑
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Stats Chippac Pte Ltd
Original Assignee
Stats Chippac Pte Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Stats Chippac Pte Ltd filed Critical Stats Chippac Pte Ltd
Publication of CN104253105A publication Critical patent/CN104253105A/zh
Application granted granted Critical
Publication of CN104253105B publication Critical patent/CN104253105B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1076—Shape of the containers
    • H01L2225/1082—Shape of the containers for improving alignment between containers, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1076—Shape of the containers
    • H01L2225/1088—Arrangements to limit the height of the assembly
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1094—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Wire Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

本发明涉及半导体器件和形成低廓形3D扇出封装的方法。一种半导体器件包括具有绝缘层和嵌入到绝缘层中的传导层的衬底。对传导层图案化以便形成传导垫或传导柱。衬底包括跨传导层形成的第一密封剂。第一开口使用压印工艺或者激光直接消融通过绝缘层和第一密封剂形成。将衬底分离成单独的单元，将这些单元安装到载体。将半导体管芯设置在衬底中的第一开口内。跨半导体管芯和衬底沉积第二密封剂。跨半导体管芯和衬底形成互连结构。通过第二密封剂且通过绝缘层形成开口以便暴露传导层。跨半导体管芯足迹外部的传导层在第二开口中形成凸块。

Description

半导体器件和形成低廓形3D扇出封装的方法
技术领域
本发明总体上涉及半导体器件，并且更具体地，涉及一种半导体器件和形成三维（3D）扇出封装的方法。
背景技术
半导体器件常见于现代电子产品中。半导体器件在电气部件的数量和密度方面改变。分立的半导体器件通常包含一种类型的电气部件，例如发光二极管（LED）、小信号晶体管、电阻器、电容器、电感器以及功率金属氧化物半导体场效应晶体管（MOSFET）。集成半导体器件典型地包含数百个至数百万个电气部件。集成半导体器件的实例包括微控制器、微处理器、电荷耦合器件（CCD）、太阳能电池和数字微镜器件（DMD）。
半导体器件执行广泛的功能，例如信号处理、高速计算、发射和接收电磁信号、控制电子器件、将日光变换为电以及创建用于电视显示器的视觉投影。半导体器件见诸娱乐、通信、功率转换、网络、计算机和消费产品的领域。半导体器件也见诸军事应用、航空、汽车、工业控制器和办公装备。
半导体器件利用了半导体材料的电气属性。半导体材料的原子结构允许通过施加电场或基电流或者通过掺杂工艺操纵其电导率。掺杂将杂质引入到半导体材料中以便操纵和控制半导体器件的传导率。
半导体器件包含有源和无源电气结构。包括双极和场效应晶体管的有源结构控制电流的流动。通过改变掺杂和施加电场或基电流的水平，晶体管促进或限制电流的流动。包括电阻器、电容器和电感器的无源结构创建执行各种各样的电功能所必要的电压与电流之间的关系。无源和有源结构电连接以形成电路，这些电路使得半导体器件能够执行高速计算和其他有用的功能。
半导体器件通常使用两种复杂的制造工艺（即前端制造和后端制造）制造，每种工艺涉及潜在地数百个步骤。前端制造涉及在半导体晶片的表面上形成多个管芯。每个半导体管芯典型地是相同的并且包含通过电连接有源和无源部件而形成的电路。后端制造涉及从完成的晶片切分单独的半导体管芯并且对该管芯封装以便提供结构支撑和环境隔离。当在本文中使用时，术语“半导体管芯”涉及词语的单数和复数形式二者，并且因此可以指单个半导体器件和多个半导体器件二者。
半导体制造的一个目标是产生较小的半导体器件。较小的器件典型地消耗较少的功率，具有较高的性能，并且可以较高效地产生。另外，较小的半导体器件具有较小的足迹（footprint），这对于较小的终端产品而言是所希望的。较小的半导体管芯尺寸可以通过前端工艺的改进而实现，导致具有较小的、较高密度的有源和无源部件的半导体管芯。后端工艺可以通过电气互连和封装材料的改进而导致具有较小足迹的半导体器件封装。
半导体制造的另一个目标是产生具有充分的散热的半导体器件。高频半导体器件通常产生更多的热量。在没有有效散热的情况下，生成的热量可能降低半导体器件的性能、减小其可靠性并且减少其有效寿命。
实现较大集成和较小半导体器件的目标的一种方法是着眼于包括封装上封装（PoP）的3D封装技术。3D器件集成可以利用传导硅通孔（TSV）或者贯通孔（THV）完成。然而，PoP经常要求激光钻通整个封装厚度以便形成互连结构，这增大了成本。此外，堆叠式PoP器件需要细间距竖直互连。完全通过激光钻孔工艺形成的竖直互连可能导致对于竖直互连的控制降低和有限的可实现间距。另外，常规衬底的竖直互连消耗空间，增加封装的总体高度，并且强加更高的制造成本。常规的印刷电路板（PCB）衬底具有大约100微米（μm）或者更大的厚度。常规衬底的厚度导致翘曲和降低的热性能。此外，具有130μm或更小的厚度的衬底在搬运期间，尤其是在取放操作期间造成问题。薄封装衬底易受损害并且导致高成本处理。
发明内容
存在对于具有降低的封装高度和细间距竖直互连的扇出封装上封装（Fo-PoP）的需求。因此，在一个实施例中，本发明为一种制造半导体器件的方法，该方法包括步骤：提供包括绝缘层和传导层的衬底，在衬底中形成第一开口，在第一开口内设置半导体管芯，跨半导体管芯和衬底沉积第一密封剂，以及通过第一密封剂和绝缘层形成第二开口以便暴露传导层。
在另一个实施例中，本发明为一种制造半导体器件的方法，该方法包括步骤：提供包括绝缘层和传导层的衬底，在衬底中形成第一开口，在第一开口内设置半导体管芯，以及在绝缘层中形成第二开口以便暴露传导层。
在另一个实施例中，本发明为一种半导体器件，该半导体器件包括衬底，该衬底包括第一开口。在第一开口中设置半导体管芯。跨半导体管芯和衬底沉积第一密封剂。通过第一密封剂且部分地通过衬底形成第二开口。
在另一个实施例中，本发明为一种半导体器件，该半导体器件包括衬底，该衬底包括绝缘层和传导层。在衬底中形成第一开口。在第一开口中设置半导体管芯。在绝缘层中形成第二开口。
附图说明
图1图示出一种具有安装到其表面的不同类型的封装的印刷电路板（PCB）；
图2a-2c图示出安装到PCB的代表性半导体封装的进一步的细节；
图3a-3c图示出具有多个通过锯切道（saw street）分离的半导体管芯的半导体晶片；
图4a-4d图示出一种用于3D Fo-PoP的形成具有竖直互连的衬底的工艺；
图5a-5d图示出一种可替换的用于3D Fo-PoP的形成具有竖直互连的衬底的工艺；
图6a-6d图示出一种可替换的用于3D Fo-PoP的形成具有竖直互连的衬底的工艺；
图7a-7e图示出一种可替换的用于3D Fo-PoP的形成具有竖直互连的衬底的工艺；
图8a-8c图示出用于3D Fo-PoP的具有开口和竖直互连的衬底的平面图；
图9a-9l图示出一种形成具有嵌入的衬底和竖直互连的3D Fo-PoP的工艺；
图10图示出具有嵌入的衬底和竖直互连的堆叠式3D Fo-PoP；
图11图示出安装到衬底的堆叠式3D Fo-PoP；
图12图示出包括背侧支撑层的另一种3D Fo-PoP；
图13图示出包括散热器的另一种3D Fo-PoP；
图14图示出包括嵌入的衬底和竖直互连的另一种3D Fo-PoP；
图15a-15e图示出另一种用于3D Fo-PoP的形成具有竖直互连的衬底的工艺；
图16a-16e图示出另一种用于3D Fo-PoP的形成具有竖直互连的衬底的工艺；
图17a-17e图示出另一种用于3D Fo-PoP的形成具有竖直互连的衬底的工艺；
图18a-18b图示出具有用于3D Fo-PoP的竖直互连的衬底的平面图；
图19a-19h图示出另一种形成具有嵌入的衬底和竖直互连的3D Fo-PoP的工艺；
图20图示出另一种具有嵌入的衬底和竖直互连的堆叠式3D Fo-PoP；
图21a-21n图示出另一种形成具有嵌入的衬底和竖直互连的3D Fo-PoP的工艺；以及
图22a-22b图示出一种形成具有嵌入的衬底和竖直互连的堆叠式3D Fo-PoP的工艺。
具体实施方式
在以下说明中，在一个或多个实施例中参照其中相似的数字表示相同或相似元件的附图描述了本发明。尽管按照用于实现本发明目标的最佳模式描述了本发明，但是本领域技术人员将理解的是，本发明预期覆盖可以包含在如所附权利要求及其由以下公开内容和附图支持的等效物所限定的本发明的精神和范围内的可替换方案、修改和等效方案。
半导体器件通常使用两种复杂的制造工艺制造：前端制造和后端制造。前端制造涉及在半导体晶片的表面上形成多个管芯。晶片上的每个管芯包含有源和无源电气部件，这些部件电连接以形成功能电路。诸如晶体管和二极管之类的有源电气部件具有控制电流的流动的能力。诸如电容器、电感器和电阻器之类的无源电气部件创建执行电路功能所必要的电压与电流之间的关系。
无源和有源部件跨半导体晶片表面通过包括掺杂、沉积、光刻、蚀刻和平坦化的一系列工艺步骤形成。掺杂通过诸如离子注入或者热扩散之类的技术将杂质引入到半导体材料中。掺杂工艺通过响应于电场或基电流动态地改变半导体材料传导率而修改有源器件中的半导体材料的电导率。晶体管包含在必要时使得晶体管能够在施加电场或基电流时促进或限制电流的流动而布置的掺杂类型和程度变化的区。
有源和无源部件由具有不同电气属性的材料层形成。这些层可以通过部分地由沉积的材料类型决定的各种各样的沉积技术形成。例如，薄膜沉积可以涉及化学汽相沉积（CVD）、物理汽相沉积（PVD）、电镀和无电镀工艺。每层通常图案化以便形成有源部件、无源部件的部分，或者部件之间的电连接。
后端制造涉及将完成的晶片切割或切分成单独的半导体管芯并且然后为了结构支撑和环境隔离封装半导体管芯。为了切分半导体管芯，对晶片刻痕并且沿着晶片的称为锯切道或划片（scribe）的非功能区折断晶片。使用激光切割工具或锯片切分晶片。在切分之后，将各半导体管芯安装到封装衬底，该封装衬底包括用于与其他系统部件互连的引脚或接触垫。然后，将跨半导体管芯形成的接触垫连接到封装内的接触垫。可以利用焊料凸块、柱形凸块、传导焊膏或引线键合制成电连接。跨封装沉积密封剂或其他成型材料以便提供物理支撑和电隔离。然后，将完成的封装插入到电气系统中并且使得半导体器件的功能对于其他系统部件可用。
图1图示出具有多个半导体封装安装到其表面上的芯片载体衬底或者印刷电路板（PCB）52的电子器件50。取决于应用，电子器件50可以具有一种类型的半导体封装或者多种类型的半导体封装。为了说明的目的，图1中示出了不同类型的半导体封装。
电子器件50可以是使用半导体封装执行一个或多个电气功能的独立系统。可替换地，电子器件50可以是更大系统的子部件。例如，电子器件50可以是蜂窝式电话、个人数字助理（PDA）、数字视频照相机（DVC）或者其他电子通信设备的部分。可替换地，电子器件50可以是图形卡、网络接口卡或者其他可以插入到计算机中的信号处理卡。半导体封装可以包括微处理器、存储器、专用集成电路（ASIC）、逻辑电路、模拟电路、RF电路、分立器件或者其他半导体管芯或电气部件。小型化和重量减轻对于产品为市场接受是必不可少的。半导体器件之间的距离必须减小以便实现较高的密度。
在图1中，PCB 52提供了用于安装到PCB上的半导体封装的结构支撑和电气互连的一般衬底。传导信号迹线54使用蒸发、电镀、无电镀、丝网印刷或者其他适当的金属沉积工艺跨PCB 52的表面或者在层内形成。信号迹线54提供每一个半导体封装、安装的部件和其他外部系统部件之间的电气通信。迹线54也向每一个半导体封装提供电源和接地连接。
在一些实施例中，半导体器件具有两个封装级别。第一级别封装是一种用于将半导体管芯机械地且电气地附接到中间载体的技术。第二级别封装涉及将中间载体机械地且电气地附接到PCB。在其他实施例中，半导体器件可能只有第一级别封装，其中将管芯机械地且电气地直接安装到PCB。
出于说明的目的，PCB 52上示出了几种类型的第一级别封装，包括键合线封装56和倒装芯片58。另外，包括球栅阵列（BGA）60、凸块芯片载体（BCC）62、双列直插式封装（DIP）64、接点栅格阵列（LGA）66、多芯片模块（MCM）68、四方扁平无引线封装（QFN）70和四方扁平封装72的几种类型的第二级别封装被示为安装在PCB 52上。取决于系统要求，利用第一和第二级别封装风格的任意组合配置的半导体封装以及其他电子部件的任意组合可以连接到PCB 52。在一些实施例中，电子器件50包括单个附接的半导体封装，而其他实施例要求多个互连的封装。通过在单个衬底上方组合一个或多个半导体封装，制造商可以将预先制成的部件结合到电子器件和系统中。由于半导体封装包括复杂的功能，因而电子器件可以使用不那么昂贵的部件和流线型制造工艺制造。得到的器件不太可能发生故障，并且制造不那么昂贵，导致消费者的成本较低。
图2a-2c示出了示例性半导体封装。图2a图示出安装到PCB 52上的DIP 64的进一步的细节。半导体管芯74包括包含模拟或数字电路的有源区，所述电路被实现为在管芯内形成的有源器件、无源器件、传导层和电介质层，并且依照管芯的电气设计电气互连。例如，该电路可以包括在半导体管芯74的有源区内形成的一个或多个晶体管、二极管、电感器、电容器、电阻器和其他电路元件。接触垫76为一个或多个诸如铝（Al）、铜（Cu）、锡（Sn）、镍（Ni）、金（Au）或银（Ag）之类的传导材料层，并且电连接到半导体管芯74内形成的电路元件。在组装DIP 64期间，半导体管芯74使用金-硅共晶层或者诸如热环氧树脂或环氧树脂之类的粘合剂材料安装到中间载体78。封装主体包括诸如聚合物或陶瓷之类的绝缘封装材料。导体引线80和键合线82提供半导体管芯74与PCB 52之间的电气互连。密封剂84跨封装沉积以便通过防止湿气和颗粒进入封装并且污染半导体管芯74或键合线82而进行环境保护。
图2b图示出安装到PCB 52上的BCC 62的进一步的细节。半导体管芯88使用底部填充或环氧树脂粘合剂材料92安装到载体90上方。键合线94在接触垫96与98之间提供第一级别封装互连。成型化合物或密封剂100跨半导体管芯88和键合线94沉积以便为器件提供物理支撑和电隔离。接触垫102使用防止氧化的诸如电镀或无电镀之类的适当的金属沉积工艺跨PCB 52表面形成。接触垫102电连接到PCB 52中的一个或多个传导信号迹线54。凸块104在BCC 62的接触垫98与PCB 52的接触垫102之间形成。
在图2c中，半导体管芯58利用倒装芯片风格的第一级别封装面朝下安装到中间载体106。半导体管芯58的有源区108包含模拟或数字电路，所述电路被实现为依照管芯的电气设计形成的有源器件、无源器件、传导层和电介质层。例如，该电路可以包括在有源区108内的一个或多个晶体管、二极管、电感器、电容器、电阻器和其他电路元件。半导体管芯58通过凸块110电气地且机械地连接到载体106。
BGA 60使用凸块112利用BGA风格的第二级别封装电气地且机械地连接到PCB 52。半导体管芯58通过凸块110、信号线114和凸块112电连接到PCB 52中的传导信号迹线54。成型化合物或者密封剂116跨半导体管芯58和载体106沉积以便为器件提供物理支撑和电隔离。所述倒装芯片半导体器件提供从半导体管芯58上的有源器件到PCB 52上的传导轨迹的短的导电路径以便减小信号传播距离、降低电容并且改进总体电路性能。在另一个实施例中，半导体管芯58可以使用没有中间载体106的倒装芯片风格的第一级别封装机械地且电气地直接连接到PCB 52。
图3a示出了一种半导体晶片120，其具有用于结构支撑的基衬底材料122，例如硅、锗、砷化镓、磷化铟或碳化硅。多个半导体管芯或部件124在晶片120上形成，通过如上面所描述的非有源、管芯间晶片区域或锯切道126分开。锯切道126提供将半导体晶片120切分成单独的半导体管芯124的切割区域。
图3b示出了半导体晶片120的部分的截面图。每个半导体管芯124具有后表面128和包含模拟或数字电路的有源表面130，这些电路被实现为在管芯内形成并且依照管芯的电气设计和功能电气互连的有源器件、无源器件、传导层和电介质层。例如，该电路可以包括在有源表面130内形成以实现模拟电路或数字电路的一个或多个晶体管、二极管和其他电路元件，例如数字信号处理器（DSP）、ASIC、存储器或者其他信号处理电路。半导体管芯124也可以包含用于RF信号处理的集成无源器件（IPD），例如电感器、电容器和电阻器。在一个实施例中，半导体管芯124为倒装芯片类型器件。
电传导层132使用PVD、CVD、电镀、无电镀工艺或者其他适当的金属沉积工艺跨有源表面130形成。传导层132可以是一个或多个Al、Cu、Sn、Ni、Au、Ag或者其他适当的导电材料层。传导层132作为电连接到有源表面130上的电路的接触垫而操作。传导层132可以如图3b中所示形成为离半导体管芯124的边缘第一距离并排设置的接触垫。可替换地，传导层132可以形成为这样的接触垫，这些接触垫在多行中偏移，使得第一行接触垫离管芯的边缘第一距离设置，并且与第一行交替的第二行接触垫离管芯的边缘第二距离设置。
绝缘或钝化层134使用PVD、CVD、丝网印刷、旋涂、注射涂敷或者喷涂跨有源表面130共形地施加。绝缘层134包含一个或多个二氧化硅（SiO2）、氮化硅（Si3N4）、氧氮化硅（SiON）、五氧化二钽（Ta2O5）、氧化铝（Al2O3）、可低温固化聚合物电介质（即在低于400摄氏度（℃）下固化）或者具有类似绝缘和结构属性的其他材料的层。绝缘层134覆盖有源表面130并且为有源表面130提供保护。绝缘层134的部分通过使用激光器136的激光直接消融（LDA）或者其他暴露传导层132且提供后续电气互连的适当工艺而被移除。
在图3c中，使用锯片或者激光切割工具138通过锯切道126将半导体晶片120切分成单独的半导体管芯124。
图4a-4d与图1和图2a-2c有关地图示出一种用于3D Fo-PoP的形成具有竖直互连的衬底的工艺。在图4a中，使用诸如Cu箔层压、印刷、PVD、CVD、溅射、电镀和无电镀之类的金属沉积工艺形成电传导层140。传导层140可以是一个或多个Cu、Sn、Ni、Au、Ag、钛（Ti）、钨（W）或者其他适当的导电材料的层。在一个实施例中，传导层140为Cu箔或Cu膜。跨传导层140形成传导层、传导垫或者传导柱142。传导垫142为Cu、Sn、Ni、Au、Ag、Ti、W或者其他适当的导电材料。传导垫142使用Cu箔层压、印刷、PVD、CVD、溅射、电镀、无电镀、回蚀或者工艺组合跨传导层140沉积或图案化。传导层140充当用于传导垫142的支撑层。在一个实施例中，传导垫142为Cu并且使用回蚀工艺形成。传导垫142具有至少20微米（μm）的高度。在一个实施例中，传导垫142具有100μm或更小的高度。传导垫142的间距P为0.50毫米（mm）或更小。传导层142可以包括跨传导层140形成的可选的Cu图案或者电路部件。
在图4b中，跨传导层140和142形成绝缘或钝化层144。绝缘层144包括一个或多个层压的预浸渍聚四氟乙烯（预浸料）、FR-4、FR-1、CEM-1或CEM-3或者具有类似绝缘和结构属性的其他材料的层。绝缘层144进一步包括环氧树脂、树脂或者具有诸如酚醛棉纸、环氧树脂、树脂、编织玻璃、磨砂玻璃、聚酯和其他加强纤维或织物之类的加强纤维或织物的聚合物。在一个可替换的实施例中，绝缘层144包含成型化合物，具有或没有填充物的聚合物电介质，一个或多个SiO2、Si3N4、SiON、Ta2O5、Al2O3或者具有类似绝缘和结构属性的其他材料的层。绝缘层144使用加热或不加热的真空或压力层压、PVD、CVD、丝网印刷、旋涂、喷涂、注射涂敷、烧结、热氧化或者其他适当的工艺进行沉积。在一个实施例中，绝缘层144为包括利用编织玻璃纤维增强且使用加热或不加热的真空或压力层压沉积的聚合物基质的预浸片、卷形物或带条。在一个可替换的实施例中，绝缘层144包括这样的材料，该材料被选择为具有与Cu的热膨胀系数（CTE）类似即处于Cu的CTE的10ppm/℃内的CTE。为绝缘层144选择的诸如预浸料之类的材料增强了半导体封装的总体强度，并且改进了尤其是在150℃至260℃的温度下的封装翘曲。
在图4c中，通过蚀刻或其他适当的工艺完全移除传导层140。传导垫142保持嵌入在绝缘层144中。绝缘层144和嵌入的传导垫142一起构成衬底或PCB面板146。
在图4d中，通过冲压、压印、水喷射切割、机械钻孔或切割、使用激光器148的LDA、蚀刻或者其他适当的工艺移除PCB面板146的部分以便形成开口150。PCB面板146形成包括开口150的预制纤维增强复合片。开口150关于传导垫142居中地形成。开口150完全通过PCB面板146的绝缘层144形成并且从PCB面板146的第一表面152延伸到PCB面板146的与第一表面相对的第二表面154。开口150为正方形、矩形、圆形、椭圆形、多边形或者任何其他形状。开口150的尺寸提供了用于后续安装半导体管芯的空间。在一个实施例中，开口150具有大体正方形的足迹并且被形成为足够大以便容纳来自图3c的半导体管芯124。另外，沿着边缘156通过用来形成开口150的类似工艺将PCB面板146分离成单独的PCB单元146a，该工艺例如冲压、压印、水喷射切割、机械钻孔或切割、使用激光器148的LDA、蚀刻或者其他适当的工艺。可以在与形成开口150相同的工艺步骤中将PCB面板146分离成单独的PCB单元146a。例如，在冲压或压印工艺中，在形成开口150的同时将PCB面板146分离成单独的PCB单元146a。在一个可替换的实施例中，将PCB面板146分离成单独的PCB单元，其没有开口150并且具有正方形、矩形、十字形（+）、成角度的或“L形”、圆形、椭圆形、六边形、八边形、星形或者任何几何形状的足迹。
图5a-5d与图1和图2a-2c有关地图示出一种可替换的用于3D Fo-PoP的形成具有竖直互连的衬底的工艺。图5a示出了包含临时或牺牲基材料的衬底或载体160的部分，该基材料例如硅、钢、锗、砷化镓、磷化铟、碳化硅、树脂、氧化铍、玻璃或者用于结构支撑的其他适当的低成本刚性材料。跨载体160形成界面层或双面带条162，作为临时粘合剂键合膜、蚀刻停止层或者释放层。
传导层140使用诸如Cu箔层压、印刷、PVD、CVD、溅射、电镀和无电镀之类的金属沉积工艺跨界面层162和载体160形成。传导层140可以是一个或多个Cu、Sn、Ni、Au、Ag、Ti、W或者其他适当的导电材料的层。在一个实施例中，传导层140为Cu箔或Cu膜。跨传导层140形成传导层、传导垫或者传导柱142。传导垫142为Cu、Sn、Ni、Au、Ag、Ti、W或者其他适当的导电材料。传导垫142使用Cu箔层压、印刷、PVD、CVD、溅射、电镀、无电镀、回蚀或者工艺组合跨传导层140沉积或图案化。传导层140充当用于传导垫142的附加支撑层。在一个实施例中，传导垫142为Cu并且使用回蚀工艺形成。在一个实施例中，传导垫142具有100μm或更小的高度。传导垫142的间距P为0.50mm或更小。传导层142可以包括跨传导层140形成的可选的Cu图案或者电路部件。
在图5b中，跨传导层140和142形成绝缘或钝化层144。绝缘层144包括一个或多个层压的预浸料、FR-4、FR-1、CEM-1或CEM-3或者具有类似绝缘和结构属性的其他材料的层。绝缘层144进一步包括环氧树脂、树脂或者具有诸如酚醛棉纸、环氧树脂、树脂、编织玻璃、磨砂玻璃、聚酯和其他加强纤维或织物之类的加强纤维或织物的聚合物。在一个可替换的实施例中，绝缘层144包含成型化合物，具有或没有填充物的聚合物电介质，一个或多个SiO2、Si3N4、SiON、Ta2O5、Al2O3或者具有类似绝缘和结构属性的其他材料的层。绝缘层144使用加热或不加热的真空或压力层压、PVD、CVD、丝网印刷、旋涂、喷涂、注射涂敷、烧结、热氧化或者其他适当的工艺进行沉积。在一个实施例中，绝缘层144为包括利用编织玻璃纤维增强且使用加热或不加热的真空或压力层压沉积的聚合物基质的预浸片、卷形物或带条。在一个可替换的实施例中，绝缘层144包括这样的材料，该材料被选择为具有与Cu的CTE类似即处于Cu的CTE的10ppm/℃内的CTE。为绝缘层144选择的诸如预浸料之类的材料增强了半导体封装的总体强度，并且改进了尤其是在150℃至260℃的温度下的封装翘曲。
在图5c中，通过化学蚀刻、机械剥落、化学机械平坦化（CMP）、机械研磨、热烘焙、UV光、激光扫描或者湿法剥离从PCB面板146移除载体160和界面层162。另外，通过蚀刻或者其他适当的工艺完全移除传导层140以便留下包括嵌入到绝缘层144内的传导垫142的PCB面板146。
在图5d中，通过冲压、压印、水喷射切割、机械钻孔或切割、使用激光器148的LDA、蚀刻或者其他适当的工艺移除PCB面板146的部分以便形成开口150。PCB面板146形成包括开口150的预制纤维增强复合片。开口150关于传导垫142居中地形成。开口150完全通过PCB面板146的绝缘层144形成并且从PCB面板146的第一表面152延伸到PCB面板146的与第一表面相对的第二表面154。开口150为正方形、矩形、圆形、椭圆形、多边形或者任何其他形状。开口150的尺寸提供了用于后续安装半导体管芯的空间。在一个实施例中，开口150具有大体正方形的足迹并且被形成为足够大以便容纳来自图3c的半导体管芯或部件124。另外，沿着边缘156通过用来形成开口150的类似工艺将PCB面板146分离成单独的PCB单元146a，该工艺例如冲压、压印、水喷射切割、机械锯切或切割、使用激光器148的LDA、蚀刻或者其他适当的工艺。可以在与形成开口150相同的工艺步骤中将PCB面板146分离成单独的PCB单元146a。例如，在冲压或压印工艺中，在形成开口150的同时将PCB面板146分离成单独的PCB单元146a。在一个可替换的实施例中，将PCB面板146分离成单独的PCB单元，其没有开口150并且具有正方形、矩形、十字形（+）、成角度的或“L形”、圆形、椭圆形、六边形、八边形、星形或者任何几何形状的足迹。
图6a-6d与图1和图2a-2c有关地图示出一种可替换的用于3D Fo-PoP的形成具有竖直互连的衬底的工艺。在图6a中，使用诸如Cu箔层压、印刷、PVD、CVD、溅射、电镀和无电镀之类的金属沉积工艺形成传导层140。传导层140可以是一个或多个Cu、Sn、Ni、Au、Ag、Ti、W或者其他适当的导电材料的层。在一个实施例中，传导层140为Cu箔或Cu膜。传导层140可以跨诸如载体160之类的用于结构支撑的载体和界面层162形成。跨传导层140形成传导层、传导垫或者传导柱142。传导垫142为Cu、Sn、Ni、Au、Ag、Ti、W或者其他适当的导电材料。传导垫142使用Cu箔层压、印刷、PVD、CVD、溅射、电镀、无电镀、回蚀或者工艺组合跨传导层140沉积或图案化。传导层140充当用于传导垫142的支撑层。在一个实施例中，传导垫142为Cu并且使用压印或冲压工艺形成。在传导层140中，使用压印工艺、冲压工艺或者其他适当的工艺形成开口164。在用于后续安装的半导体管芯的区域中，开口164邻近传导垫142形成。在一个实施例中，传导垫142具有100μm或更小的高度。传导垫142的间距为0.50mm或更小。传导层142可以包括跨传导层140形成的可选的Cu图案或者电路部件。
在图6b中，跨传导层140和142形成绝缘或钝化层144。绝缘层144包括一个或多个层压的预浸料、FR-4、FR-1、CEM-1或CEM-3或者具有类似绝缘和结构属性的其他材料层。绝缘层144进一步包括环氧树脂、树脂或者具有诸如酚醛棉纸、环氧树脂、树脂、编织玻璃、磨砂玻璃、聚酯和其他加强纤维或织物之类的加强纤维或织物的聚合物。在一个可替换的实施例中，绝缘层144包含成型化合物，具有或没有填充物的聚合物电介质，一个或多个SiO2、Si3N4、SiON、Ta2O5、Al2O3或者具有类似绝缘和结构属性的其他材料层。绝缘层144使用加热或不加热的真空或压力层压、PVD、CVD、丝网印刷、旋涂、喷涂、注射涂敷、烧结、热氧化或者其他适当的工艺进行沉积。在一个实施例中，绝缘层144为包括利用编织玻璃纤维增强且使用加热或不加热的真空或压力层压沉积的聚合物基质的预浸片、卷形物或带条。在一个可替换的实施例中，绝缘层144包括这样的材料，该材料被选择为具有与Cu的CTE类似即处于Cu的CTE的10ppm/℃内的CTE。为绝缘层144选择的诸如预浸料之类的材料增强了半导体封装的总体强度，并且改进了尤其是在150℃至260℃的温度下的封装翘曲。
在图6c中，通过蚀刻或其他适当的工艺完全移除传导层140以便留下包括嵌入到绝缘层144内的传导垫142的PCB面板146。在移除传导层140之后，绝缘层144的部分166从PCB面板146突出。绝缘层144的表面168与绝缘层144的表面154不共面。
在图6d中，通过冲压、压印、水喷射切割、机械钻孔或切割、使用激光器148的LDA、蚀刻或者其他适当的工艺移除PCB面板146的部分以便形成开口150。PCB面板146形成包括开口150的预制纤维增强复合片。开口150关于传导垫142居中地形成。开口150完全通过PCB面板146的绝缘层144形成并且从PCB面板146的第一表面152延伸到PCB面板146的与第一表面相对的第二表面154。开口150为正方形、矩形、圆形、椭圆形、多边形或者任何其他形状。开口150的尺寸提供了用于后续安装半导体管芯的空间。在一个实施例中，开口150具有大体正方形的足迹并且被形成为足够大以便容纳来自图3c的半导体管芯或部件124。另外，沿着边缘156通过用来形成开口150的类似工艺将PCB面板146分离成单独的PCB单元146a，该工艺例如冲压、水喷射切割、机械锯切或切割、使用激光器148的LDA、蚀刻或者其他适当的工艺。可以在与形成开口150相同的工艺步骤中将PCB面板146分离成单独的PCB单元146a。例如，在冲压或压印工艺中，在形成开口150的同时将PCB面板146分离成单独的PCB单元146a。在一个可替换的实施例中，将PCB面板146分离成单独的PCB单元，其没有开口150并且具有正方形、矩形、十字形（+）、成角度的或“L形”、圆形、椭圆形、六边形、八边形、星形或者任何几何形状的足迹。
图7a-7e与图1和图2a-2c有关地图示出一种可替换的用于3D Fo-PoP的形成具有竖直互连的衬底的工艺。在图7a中，提供了绝缘或钝化层144。绝缘层144包括一个或多个层压的预浸料、FR-4、FR-1、CEM-1或CEM-3或者具有类似绝缘和结构属性的其他材料层。绝缘层144进一步包括环氧树脂、树脂或者具有诸如酚醛棉纸、环氧树脂、树脂、编织玻璃、磨砂玻璃、聚酯和其他加强纤维或织物之类的加强纤维或织物的聚合物。在一个可替换的实施例中，绝缘层144包含成型化合物，具有或没有填充物的聚合物电介质，一个或多个SiO2、Si3N4、SiON、Ta2O5、Al2O3或者具有类似绝缘和结构属性的其他材料层。绝缘层144使用加热或不加热的真空或压力层压、PVD、CVD、丝网印刷、旋涂、喷涂、注射涂敷、烧结、热氧化或者其他适当的工艺进行沉积。在一个实施例中，绝缘层144为包括利用编织玻璃纤维增强且使用加热或不加热的真空或压力层压沉积的聚合物基质的预浸片、卷形物或带条。在一个可替换的实施例中，绝缘层144包括这样的材料，该材料被选择为具有与Cu的CTE类似即处于Cu的CTE的10ppm/℃内的CTE。为绝缘层144选择的诸如预浸料之类的材料增强了半导体封装的总体强度，并且改进了尤其是在150℃至260℃的温度下的封装翘曲。
在图7b中，移除绝缘层144的部分以便形成开口170。开口170通过钻孔、LDA、高能水喷射、蚀刻或者其他适当的工艺形成。开口170部分地通过绝缘层144延伸。在形成开口170之后，开口170经历除污或者清洁工艺。
在图7c中，使用诸如Cu箔层压、印刷、PVD、CVD、溅射、电镀和无电镀之类的金属沉积工艺跨绝缘层144形成电传导层140。传导层140可以是一个或多个Cu、Sn、Ni、Au、Ag、钛（Ti）、钨（W）或者其他适当的导电材料层。在一个实施例中，传导层140为Cu箔或Cu膜。传导层140填充绝缘层144中的开口170以便形成传导层、传导垫或传导柱142。在一个实施例中，传导层140和传导垫142在单个沉积工艺期间形成。在另一个实施例中，传导层140和传导垫142在多个沉积工艺中形成。例如，传导层140和传导垫142通过无电镀Cu和双步Cu电镀工艺形成。传导垫142具有至少20微米（μm）的高度。在一个实施例中，传导垫142具有100μm或更小的高度。传导垫142的间距为0.50毫米（mm）或更小。传导层142可以包括跨绝缘层144形成的可选的Cu图案或者电路部件。
在图7d中，通过蚀刻或其他适当的工艺完全移除传导层140。传导垫142保持嵌入在绝缘层144中。绝缘层144和嵌入的传导垫142一起构成衬底或PCB面板146。
在图7e中，通过冲压、压印、水喷射切割、机械钻孔或切割、使用激光器148的LDA、蚀刻或者其他适当的工艺移除PCB面板146的部分以便形成开口150。PCB面板146形成包括开口150的预制纤维增强复合片。开口150关于传导垫142居中地形成。开口150完全通过PCB面板146的绝缘层144形成并且从PCB面板146的第一表面152延伸到PCB面板146的与第一表面相对的第二表面154。开口150为正方形、矩形、圆形、椭圆形、多边形或者任何其他形状。开口150的尺寸提供了用于后续安装半导体管芯的空间。在一个实施例中，开口150具有大体正方形的足迹并且被形成为足够大以便容纳来自图3c的半导体管芯或部件124。另外，沿着边缘156通过用来形成开口150的类似工艺将PCB面板146分离成单独的PCB单元146a，该工艺例如冲压、压印、水喷射切割、机械钻孔或切割、使用激光器148的LDA、蚀刻或者其他适当的工艺。可以在与形成开口150相同的工艺步骤中将PCB面板146分离成单独的PCB单元146a。例如，在冲压或压印工艺中，在形成开口150的同时将PCB面板146分离成单独的PCB单元146a。在一个可替换的实施例中，将PCB面板146分离成单独的PCB单元，其没有开口150并且具有正方形、矩形、十字形（+）、成角度的或“L形”、圆形、椭圆形、六边形、八边形、星形或者任何几何形状的足迹。
图8a-8c示出了用于3D Fo-PoP的具有开口和竖直互连的衬底的平面图。图8a从图4d、图5d、图6d或图7e继续，并且示出了形成为单独的具有开口150的PCB单元146a的PCB面板146。单独的PCB单元146a可以通过绝缘层144的部分144a连接。绝缘层144的部分144a为PCB面板146提供了应力消除。可替换地，PCB面板146可以如图8b中所示完全分离成不通过PCB面板146的部分连接的单独的PCB单元146b。在另一个实施例中，如图8c中所示，将PCB面板146形成为单独的PCB单元146c。PCB单元146c不包括开口150。相反地，PCB单元146c配置成适合围绕来自图3c的半导体管芯124的侧面放置的形状或者提供用于放置半导体管芯124的区域。PCB单元146c可以包括具有正方形和矩形形状、十字形（+）、成角度的或“L形”、圆形或椭圆形、六边形、八边形、星形或者任何其他几何形状的互锁足迹。PCB单元146a-146c包含多行传导垫142。传导垫142可以离绝缘层144的边缘第一距离并排设置。可替换地，传导垫142可以在多行中偏移，使得第一行传导垫142离开口150第一距离设置，并且与第一行交替的第二行传导垫142离开口150第二距离设置。
图9a-9l与图1和图2a-2c有关地图示出形成具有嵌入的衬底和竖直互连的3D Fo-PoP的工艺。在图9a中，将具有单独的PCB单元146a的PCB面板146与临时载体180和界面层182对齐并且层压在临时载体180和界面层182上。临时载体或衬底180包含临时或牺牲基材料，例如硅、钢、锗、砷化镓、磷化铟、碳化硅、树脂、氧化铍、玻璃或者用于结构支撑的其他适当的低成本刚性材料。界面层或双面带条182跨载体180形成，作为临时粘合剂键合膜、蚀刻停止层或者释放层。可替换地，使用取放操作将单独的PCB单元146b或146c安装和层压在临时载体180和界面层182上。在将PCB单元146a-146c层压到载体180之前，可以将对齐或假半导体管芯放置在载体180和界面层182上。在一个实施例中，可以在将PCB单元146a-146c放置在载体180上之前通过透明真空卡盘保持PCB单元146a-146c。
在图9b中，使用取放操作将来自图3c的半导体管芯124安装到界面层182和载体180，其中有源表面130朝载体取向。在一个实施例中，半导体管芯124为倒装芯片类型器件。在另一个实施例中，半导体管芯124可以是一种半导体封装，例如没有凸块的扇出晶片级芯片规模封装（Fo-WLCSP）、键合线封装、倒装芯片LGA、没有凸块的倒装芯片BGA或者QFN封装。将半导体管芯124压入界面层182中，使得绝缘层134设置到界面层中。PCB单元146a-146c的绝缘层144的内边缘184与半导体管芯124之间的空隙或距离至少为25μm。
在图9c中，使用焊膏印刷、压缩成型、传递成型、液体密封剂成型、真空层压、旋涂或者其他适当的敷贴器跨半导体管芯124、PCB单元146a-146c、临时载体180和界面层182沉积密封剂或成型化合物186。密封剂186可以为聚合物复合材料，例如具有填充物的环氧树脂、具有填充物的环氧丙烯酸酯或者具有适当填充物的聚合物。密封剂186是不传导的并且在环境上保护半导体器件免受外部元件和污染物的影响。在沉积密封剂之前，该结构可以经历高压退火工艺。密封剂186和嵌入的半导体管芯124以及PCB单元146a-146c形成扇出复合衬底或重构的晶片188。
在图9d中，通过化学蚀刻、机械剥落、CMP、机械研磨、热烘焙、UV光、激光扫描或者湿法剥离来移除载体180和界面层182以促进跨半导体管芯124的有源表面130、PCB单元146a-146c和密封剂186形成互连结构。
在图9e中，跨半导体管芯124、PCB单元146a-146c和密封剂186形成积聚互连结构190。绝缘或钝化层192使用PVD、CVD、印刷、狭缝涂敷、旋涂、喷涂、注射涂敷、层压、烧结或者热氧化跨半导体管芯124、PCB单元146a-146c和密封剂186形成。绝缘层192包含一个或多个SiO2、Si3N4、SiON、Ta2O5、Al2O3、具有或者没有填充物或纤维的聚合物电介质抗蚀剂或者具有类似结构和绝缘属性的其他材料层。绝缘层192的部分通过曝光或显影工艺、LDA、蚀刻或者其他适当的工艺移除以便跨PCB单元146a-146c的传导垫142以及跨半导体管芯124的传导层132形成开口。
电传导层或RDL 194使用诸如溅射、电镀和无电镀之类的图案化和金属沉积工艺跨绝缘层192形成。传导层194可以是一个或多个Al、Ti、TiW、Cu、Sn、Ni、Au、Ag或者其他适当的导电材料层。传导层194的一部分电连接到半导体管芯124的接触垫132。传导层194的另一部分电连接到PWB单元146a-146c的传导垫142。取决于半导体管芯124的设计和功能，传导层194的其他部分可以是电气上共同的或者电隔离的。
绝缘或钝化层196使用PVD、CVD、印刷、狭缝涂敷、旋涂、喷涂、注射涂敷、层压、烧结或者热氧化跨绝缘层192和传导层194形成。绝缘层196包含一个或多个SiO2、Si3N4、SiON、Ta2O5、Al2O3、具有或者没有填充物或纤维的聚合物电介质抗蚀剂或者具有类似结构和绝缘属性的其他材料层。绝缘层196的部分可以通过曝光或显影工艺、LDA、蚀刻或者其他适当的工艺移除以便暴露传导层194。
电传导层或RDL 198使用诸如溅射、电镀和无电镀之类的图案化和金属沉积工艺跨传导层194和绝缘层196形成。传导层198可以是一个或多个Al、Ti、TiW、Cu、Sn、Ni、Au、Ag或者其他适当的导电材料层。传导层198的一部分电连接到传导层194。取决于半导体管芯124的设计和功能，传导层198的其他部分可以是电气上共同的或者电隔离的。
绝缘或钝化层200使用PVD、CVD、印刷、狭缝涂敷、旋涂、喷涂、注射涂敷、层压、烧结或者热氧化跨绝缘层196和传导层198形成。绝缘层200包含一个或多个SiO2、Si3N4、SiON、Ta2O5、Al2O3、具有或者没有填充物或纤维的聚合物电介质抗蚀剂或者具有类似结构和绝缘属性的其他材料层。绝缘层200的部分可以通过曝光或显影工艺、LDA、蚀刻或者其他适当的工艺移除以便暴露传导层198。
积聚互连结构190内包括的绝缘和传导层的数量取决于电路布线设计的复杂度且随着该复杂度而变化。因此，积聚互连结构190可以包括任意数量的绝缘和传导层以便促进关于半导体管芯124的电气互连。
电传导凸块材料使用蒸发、电镀、无电镀、球落或者丝网印刷工艺跨积聚互连结构190沉积并且电连接到传导层198的暴露的部分。凸块材料可以是Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料及其组合，具有可选的焊剂解决方案。例如，凸块材料可以是共熔Sn/Pb、高铅焊料或者无铅焊料。使用适当的附接或键合工艺将凸块材料键合到传导层198。在一个实施例中，通过将凸块材料加热到其熔点以上而回流该材料以便形成球形球体或凸块202。在一些应用中，第二次回流凸块202以便改进到传导层198的电接触。可以在凸块202下方形成凸块下方金属化（UBM）。凸块202也可以压缩键合到传导层198。凸块202代表可以跨传导层198形成的一种互连结构类型。该互连结构也可以使用柱形凸块、微凸块或者其他电气互连。
在图9f中，使用层压或者其他适当的施加工艺跨积聚互连结构190施加背面研磨带条204。背面研磨带条204接触积聚互连结构190的绝缘层200和凸块202。背面研磨带条204遵循凸块202的表面的轮廓。背面研磨带条204包括具有高达270℃的热阻的带条。背面研磨带条204也包括具有热释放功能的带条。背面研磨带条204的实例包括UV带条HT 440和非UV带条MY-595。背面研磨带条204提供了用于后续的背面研磨以及从与积聚互连结构190相对的密封剂186的背侧表面206移除密封剂186的部分的结构支撑。
密封剂186的背侧表面206经历研磨机208的研磨操作以便平坦化密封剂186和半导体管芯124并且降低其厚度。研磨操作向下移除密封剂材料的部分至半导体管芯124的后表面128。化学蚀刻也可以用来平坦化密封剂186和半导体管芯124并且移除其部分。化学蚀刻、CMP或者等离子体干法蚀刻也可以用来移除半导体管芯124和密封剂186上的背面研磨损害和残余应力以便增强封装强度。在一个实施例中，绝缘层144比半导体管芯124更薄，并且密封剂186在背面研磨之后保留在绝缘层144上方。在一个可替换的实施例中，绝缘层144被选择为在背面研磨之后厚度与半导体管芯124的厚度相同。
在图9g中，从PCB单元146a-146c上方移除密封剂186的部分以便形成开口210。移除PCB单元146a-146c的绝缘层144的部分以便暴露传导垫142的部分。开口210包括竖直或倾斜侧壁并且从密封剂186的后表面完全通过密封剂186且部分地通过PCB单元146a-146c延伸。开口210通过钻孔、使用激光器212的LDA、高能水喷射、蚀刻或者其他适当的工艺形成。在形成开口210之后，开口210经历除污或清洁工艺。开口210在跨互连结构190附接背面研磨或支撑带条204的同时形成并且随后被清洁。经由在半导体管芯124的外围区中通过密封剂186和PCB单元146a-146c形成开口210，传导垫142的部分从密封剂186的背侧暴露。开口210被配置成为半导体管芯124提供后续的3D电气互连。在一个实施例中，向暴露的传导垫142施加诸如Cu有机可焊防护层（OSP）之类的涂饰以便防止Cu氧化。在一个可替换的实施例中，在传导垫142的表面上印刷焊膏并且对其回流以形成焊帽并且保护传导垫142的表面。
在图9h中，在形成开口210之后移除背面研磨带条204。重构的晶片188包括嵌入到密封剂186中的PCB单元146a-146c和半导体管芯124。传导垫142通过开口210暴露，所述开口通过密封剂186并且通过PCB单元146a-146c的绝缘层144形成。互连结构190将半导体管芯124电连接到半导体管芯124足迹外部的传导垫142。
图9i示出了来自图9h的具有嵌入的衬底和竖直互连的3D扇出半导体封装的平面图。PCB单元146a和半导体管芯124嵌入到密封剂186中。处于重构的晶片级的每个半导体封装通过具有至少25μm的宽度W1的锯切道220分离。半导体管芯124安装在每个PCB单元146a的开口内。PCB单元146a的内边缘184与半导体管芯124之间的空隙或距离D1至少为25μm。密封剂186在PCB单元146a的外边缘222与由锯切道220限定的半导体封装的边缘224之间形成。PCB单元146a的外边缘222与锯切道220之间的空隙或距离D2大于0μm。可替换地，PCB单元146a的外边缘222限定半导体封装的边缘，并且没有密封剂在PCB单元146a与锯切道220之间形成。PCB单元146a通过具有宽度W2和长度L1的间隙分离。长度L1代表绝缘层144的部分144a之间的距离。宽度W2代表PCB单元146a之间的距离。密封剂186填充处于重构的晶片级的PCB单元146a之间的间隙。宽度W1和长度L1可以为适合于向半导体封装提供应力消除的任何尺寸。可替换地，没有间隙在PCB单元146a之间形成，并且锯切道220在切分之前保持填充有绝缘层144。
图9j示出了具有嵌入的衬底和竖直互连的可替换3D扇出半导体封装的平面图。PCB单元146b和半导体管芯124嵌入到密封剂186中。处于重构的晶片级的每个半导体封装通过具有至少25μm的宽度W1的锯切道220分离。半导体管芯124安装在每个PCB单元146b的开口内。PCB单元146a的内边缘184与半导体管芯124之间的空隙或距离D1至少为25μm。密封剂186在PCB单元146b的外边缘222与由锯切道220限定的半导体封装的边缘224之间形成。PCB单元146b的外边缘222与锯切道220之间的空隙或距离D2大于0μm。可替换地，PCB单元146a的外边缘222限定半导体封装的边缘，并且没有密封剂在PCB单元146a与锯切道220之间形成。
图9k示出了具有嵌入的衬底和竖直互连的可替换3D扇出半导体封装的平面图。PCB单元146c围绕半导体管芯124的每侧放置。PCB单元146c与邻近的PCB单元146c分离，并且PCB单元146c被定位成具有用于半导体管芯124的空间或间隙。PCB单元146c和半导体管芯124嵌入到密封剂186中。处于重构的晶片级的每个半导体封装通过具有至少25μm的宽度W1的锯切道220分离。所述多个PCB单元146c中的每一个由两个邻近的半导体管芯124共享。例如，PCB单元146c通过锯切道220分离，使得该PCB单元146c在两个半导体封装之间划分。
图9l示出了一种低廓形3D Fo-PoP半导体器件。凸块228通过跨传导垫142且在开口210内使用蒸发、电镀、无电镀、球落、丝网印刷压缩键合或者其他适当的工艺沉积导电凸块材料而形成。凸块材料可以是Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料及其组合，具有可选的焊剂解决方案。例如，凸块材料可以是共熔Sn/Pb、高铅焊料或者无铅焊料。使用适当的附接或键合工艺将凸块材料键合到传导垫142。在一个实施例中，通过将凸块材料加热到其熔点以上而回流该材料以便形成球形球体或凸块228。在一些应用中，第二次回流凸块228以便改进到传导垫142的电接触。凸块228代表可以跨传导垫142形成的一种互连结构类型。该互连结构也可以使用键合线、传导焊膏、柱形凸块、微凸块或者其他电气互连。在一个实施例中，凸块228具有比开口210的高度更小的高度。在另一个实施例中，凸块228具有比开口210的高度更大的高度。
在形成凸块228之后，使用锯片或者激光切割工具切分重构的晶片188以便形成Fo-PoP 230。Fo-PoP 230利用半导体管芯124足迹外部形成的竖直互连提供与扇出嵌入式PCB的3D电气互连。传导垫或柱142形成竖直互连且电连接到互连结构190和凸块228。因此，用于下一级互连的3D互连通过凸块228、传导垫142、积聚互连结构190和半导体管芯124形成。该3D互连在没有跨半导体管芯124足迹的RDL或背侧互连的情况下提供用于半导体管芯124的水平和竖直电气互连。Fo-PoP 230包括细间距互连，其中凸块228之间的间距为0.5mm或更小。在一个实施例中，传导垫142具有至少20μm且小于100μm的高度H1。在另一个实施例中，传导垫142的高度H1至少为半导体管芯124的高度的一半。在一个实施例中，绝缘层144具有至少30μm的高度H2。在另一个实施例中，绝缘层144具有传导垫142的高度H1的至少1.5倍的高度H2。在又一个实施例中，绝缘层144具有与半导体管芯124的高度相等的高度H2。Fo-PoP 230的较小封装廓形通过创建薄的3D PoP器件而改进了半导体器件的热性能、电气性能和翘曲行为。
图10示出了具有嵌入的衬底和竖直互连的堆叠式3D Fo-PoP。堆叠式半导体器件232包括跨Fo-PoP 230堆叠的半导体器件234。半导体器件234包括跨插入器238安装的半导体管芯236。在一个实施例中，半导体器件234的凸块跨Fo-PoP 230的凸块228安装并且被回流以便合并且形成凸块240并且将半导体器件234电连接到Fo-PoP 230。
图11示出了安装到衬底的堆叠式3D Fo-PoP。堆叠式半导体器件250包括安装到电路板或衬底252的Fo-PoP 230以及跨Fo-PoP 230堆叠的半导体器件234。在一个实施例中，Fo-PoP 230使用表面安装技术（SMT）安装到电路板或衬底252，并且半导体器件234跨Fo-PoP 230设置。同时回流凸块202和254以便将Fo-PoP 230电连接到半导体器件234和衬底252。
图12示出了3D Fo-PoP的一个可替换的实施例，其包括背侧支撑层。在将半导体管芯124安装到PCB单元146a-146b的开口内或者PCB单元146c之间之前，形成管芯叠层258。管芯叠层258通过将来自图3c的半导体晶片120安装到支撑衬底、支撑层或者硅假晶片260而形成，其中半导体晶片120的后表面朝支撑衬底260取向。支撑衬底260包含基材料，例如金属、硅、聚合物、聚合物复合物、陶瓷、玻璃、玻璃环氧树脂、氧化铍或者用于结构支撑的其他适当的低成本刚性材料或体半导体材料。支撑衬底260的CTE依照最终的封装结构的配置和设计以及应用进行选择，使得衬底的CTE产生关于最终的半导体封装的调谐效应。在一个实施例中，支撑衬底260包括被选择为具有与硅的CTE非常接近的CTE的材料，例如低CTE玻璃。支撑衬底260的包括厚度、机械强度、热属性和绝缘的属性依照最终的封装结构的配置和设计以及应用进行选择。支撑衬底260提供用于变薄的半导体晶片120的附加支撑，并且保护半导体管芯124的后表面128。支撑衬底260防止在后续形成的半导体封装的搬运和处理期间折断变薄的基衬底材料122。支撑衬底260也帮助对于半导体管芯124和半导体晶片的基衬底材料122的翘曲控制。
粘合剂、键合层、界面层或者复合保护层262跨支撑衬底260形成。保护层262为管芯附接粘合剂、环氧树脂或者其他粘合剂材料。用于保护层262的材料被选择为具有良好的热导率和机械强度。在一个实施例中，保护层为纤维或填充物增强聚合物基质复合材料。在一个实施例中，保护层262具有大于5μm的厚度且被层压到支撑衬底260。半导体晶片120的后表面128跨支撑衬底260安装到保护层262。可替换地，半导体晶片120的后表面128直接安装到支撑衬底260而不是保护层262。
变薄的半导体晶片120、支撑衬底260和保护层262使用锯片或者激光切割工具通过锯切道126切分成单独的管芯叠层258。支撑衬底260与半导体管芯124同延，使得支撑衬底260的足迹面积等于半导体管芯124的足迹面积。变薄的半导体管芯124与支撑衬底260一起为要求降低的封装高度的封装提供了降低的高度，并且进一步提供了附加的结构支撑，降低了封装翘曲并且促进后续的处理和搬运。
类似于图9b中所示的工艺，使用取放操作将管芯叠层258安装到界面层182和载体180，其中有源表面130朝载体180取向。依照图9c-9l中所示的工艺处理管芯叠层258。在密封之后，支撑衬底260为半导体管芯124提供附加的保护以便防止由研磨操作引起的机械损坏。可替换地，可以在研磨操作期间完全移除支撑衬底260，跨半导体管芯124留下保护层262的部分。图12中的Fo-PoP 264包括跨保护层262的支撑衬底260，该保护层262跨半导体管芯124形成。Fo-PoP 264利用半导体管芯124足迹外部形成的竖直互连提供与扇出嵌入式PCB的3D电气互连。Fo-PoP 264包括细间距互连，其中传导垫142之间的间距为0.5mm或更小。在一个实施例中，传导垫142具有至少20μm且小于100μm的高度。在另一个实施例中，传导垫142的高度至少为半导体管芯124或者管芯叠层258的高度的一半。在一个实施例中，绝缘层144具有至少30μm的高度。在另一个实施例中，绝缘层144具有传导垫142的高度的至少1.5倍的高度。在又一个实施例中，绝缘层144具有与半导体管芯124或者管芯叠层258的高度相等的高度。Fo-PoP 264的较小封装廓形通过创建薄的3D PoP器件而改进了半导体器件的热性能、电气性能和翘曲行为。
图13为3D Fo-PoP的一个可替换的实施例，其包括散热器层。从图9h继续，在形成开口210之前或者之后，在半导体管芯124和密封剂186的背侧上形成电传导层270和粘合剂、键合或绝缘层272。在一个实施例中，传导层270充当散热器以便增强来自半导体管芯124的热耗散并且改进3D Fo-PoP 274的热性能。在另一个实施例中，传导层270充当用于阻挡或吸收EMI、RFI、谐波失真和其他干扰的屏蔽层。Fo-PoP 274利用半导体管芯124足迹外部形成的竖直互连提供与扇出嵌入式PCB的3D电气互连。
图14示出了附加密封剂被移除的3D Fo-PoP的一个可替换的实施例。Fo-PoP 276通过与图9a-9l中所示的工艺类似的工艺形成。当通过移除PCB单元146a-146b中的绝缘层144和密封剂186的部分形成开口210时，在半导体管芯124和传导垫142外围的区中移除附加的密封剂186和绝缘层144。在Fo-PoP 276的边缘224处通过钻孔、LDA、高能水喷射、蚀刻或者其他适当的工艺移除密封剂186和绝缘层144的部分。绝缘层144的高度与传导垫142的高度相同，使得绝缘层144和传导垫142的部分在表面278处共面。如果密封剂186围绕PCB单元146a-146b形成，那么PCB单元146a-146b周围的密封剂186的部分也被移除，使得密封剂与表面278共面。
图15a-15e与图1和图2a-2c有关地图示出另一种用于具有双密封剂和支撑层的3D Fo-PoP的形成具有竖直互连的衬底的工艺。在图15a中，使用诸如Cu箔层压、印刷、PVD、CVD、溅射、电镀和无电镀之类的金属沉积工艺形成电传导层280。传导层280可以是一个或多个Cu、Sn、Ni、Au、Ag、Ti、W或者其他适当的导电材料层。在一个实施例中，传导层280为Cu箔或Cu膜。跨传导层280形成传导层、传导垫或者传导柱282。传导垫282为Cu、Sn、Ni、Au、Ag、Ti、W或者其他适当的导电材料。传导垫282使用Cu箔层压、印刷、PVD、CVD、溅射、电镀、无电镀、回蚀或者工艺组合跨传导层280沉积或图案化。传导层280充当用于传导垫282的支撑层。在一个实施例中，传导垫282为Cu并且使用回蚀工艺形成。传导垫282具有至少20μm的高度。在一个实施例中，传导垫282具有100μm或更小的高度。传导垫282的间距P为0.50mm或更小。传导层282可以包括跨传导层280形成的可选的Cu图案或者电路部件。
在图15b中，使用焊膏印刷、压缩成型、传递成型、液体密封剂成型、真空层压、旋涂或者其他适当的敷贴器跨传导层280和282沉积密封剂或成型化合物284。密封剂284可以为聚合物复合材料，例如具有填充物的环氧树脂、具有填充物的环氧丙烯酸酯或者具有适当填充物的聚合物。密封剂284是不传导的并且充当支撑层。在一个实施例中，密封剂284包括这样的材料，该材料被选择为具有与Cu的CTE类似即处于Cu的CTE的10ppm/℃内的CTE。
在图15c中，跨密封剂284形成绝缘或钝化层286。绝缘层286包括一个或多个层压的预浸料、FR-4、FR-1、CEM-1或CEM-3或者具有类似绝缘和结构属性的其他材料层。绝缘层286进一步包括环氧树脂、树脂或者具有诸如酚醛棉纸、环氧树脂、树脂、编织玻璃、磨砂玻璃、聚酯和其他加强纤维或织物之类的加强纤维或织物的聚合物。在一个可替换的实施例中，绝缘层286包含成型化合物，具有或没有填充物的聚合物电介质，一个或多个SiO2、Si3N4、SiON、Ta2O5、Al2O3或者具有类似绝缘和结构属性的其他材料层。绝缘层286使用加热或不加热的真空或压力层压、PVD、CVD、丝网印刷、旋涂、喷涂、注射涂敷、烧结、热氧化或者其他适当的工艺进行沉积。在一个实施例中，绝缘层286为包括利用编织玻璃纤维增强且使用加热或不加热的真空或压力层压沉积的聚合物基质的预浸片、卷形物或带条。在一个可替换的实施例中，绝缘层286包括这样的材料，该材料被选择为具有与Cu的CTE类似即处于Cu的CTE的10ppm/℃内的CTE。为绝缘层286选择的诸如预浸料之类的材料增强了半导体封装的总体强度，并且改进了尤其是在150℃至260℃的温度下的封装翘曲。
在图15d中，通过蚀刻或其他适当的工艺完全移除传导层280。传导垫282保持嵌入在绝缘层286中。绝缘层286和嵌入的传导垫282一起构成衬底或PCB面板288。
在图15e中，通过冲压、压印、水喷射切割、机械钻孔或切割、使用激光器290的LDA、蚀刻或者其他适当的工艺移除PCB面板288的部分以便形成开口300。PCB面板288形成包括开口300的预制纤维增强复合片。开口300关于传导垫282居中地形成。开口300完全通过PCB面板288的绝缘层286形成并且从PCB面板288的第一表面302延伸到PCB面板288的与第一表面相对的第二表面304。开口300为正方形、矩形、圆形、椭圆形、多边形或者任何其他形状。开口300的尺寸提供了用于后续安装半导体管芯的空间。在一个实施例中，开口300具有大体正方形的足迹并且被形成为足够大以便容纳来自图3c的半导体管芯或部件124。另外，沿着边缘306通过用来形成开口300的类似工艺将PCB面板288分离成单独的PCB单元288a，该工艺例如冲压、压印、水喷射切割、机械锯切或切割、使用激光器290的LDA、蚀刻或者其他适当的工艺。可以在与形成开口300相同的工艺步骤中将PCB面板288分离成单独的PCB单元288a。例如，在冲压或压印工艺中，在形成开口300的同时将PCB面板288分离成单独的PCB单元288a。在一个可替换的实施例中，将PCB面板288分离成单独的PCB单元，其没有开口300并且具有正方形、矩形、十字形（+）、成角度的或“L形”、圆形、椭圆形、六边形、八边形、星形或者任何几何形状的足迹。
图16a-16e与图1和图2a-2c有关地图示出另一种用于具有双密封剂和支撑层的3D Fo-PoP的形成具有竖直互连的衬底的工艺。在图16a中，使用诸如Cu箔层压、印刷、PVD、CVD、溅射、电镀和无电镀之类的金属沉积工艺形成传导层280。传导层280可以是一个或多个Cu、Sn、Ni、Au、Ag、Ti、W或者其他适当的导电材料层。在一个实施例中，传导层280为Cu箔或Cu膜。可以跨用于结构支撑的载体形成传导层280。跨传导层280形成传导层、传导垫或者传导柱282。传导垫282为Cu、Sn、Ni、Au、Ag、Ti、W或者其他适当的导电材料。传导垫282使用Cu箔层压、印刷、PVD、CVD、溅射、电镀、无电镀、回蚀或者工艺组合跨传导层280沉积或图案化。传导层280充当用于传导垫282的支撑层。在一个实施例中，传导垫282为Cu并且使用压印或冲压工艺形成。在传导层280中，使用压印工艺、冲压工艺或者其他适当的工艺形成开口310。在用于后续安装的半导体管芯的区域中，开口310邻近传导垫282形成。在一个实施例中，传导垫282具有100μm或更小的高度。传导垫282的间距P为0.50mm或更小。传导层282可以包括跨传导层280形成的可选的Cu图案或者电路部件。
在图16b中，使用焊膏印刷、压缩成型、传递成型、液体密封剂成型、真空层压、旋涂或者其他适当的敷贴器跨传导层280和282沉积密封剂或成型化合物284。密封剂284可以为聚合物复合材料，例如具有填充物的环氧树脂、具有填充物的环氧丙烯酸酯或者具有适当填充物的聚合物。密封剂284是不传导的并且充当支撑层。在一个实施例中，密封剂284包括这样的材料，该材料被选择为具有与Cu的CTE类似即处于Cu的CTE的10ppm/℃内的CTE。
在图16c中，跨密封剂284形成绝缘或钝化层286。绝缘层286包括一个或多个层压的预浸料、FR-4、FR-1、CEM-1或CEM-3或者具有类似绝缘和结构属性的其他材料层。绝缘层286进一步包括环氧树脂、树脂或者具有诸如酚醛棉纸、环氧树脂、树脂、编织玻璃、磨砂玻璃、聚酯和其他加强纤维或织物之类的加强纤维或织物的聚合物。在一个可替换的实施例中，绝缘层286包含成型化合物，具有或没有填充物的聚合物电介质，一个或多个SiO2、Si3N4、SiON、Ta2O5、Al2O3或者具有类似绝缘和结构属性的其他材料层。绝缘层286使用加热或不加热的真空或压力层压、PVD、CVD、丝网印刷、旋涂、喷涂、注射涂敷、烧结、热氧化或者其他适当的工艺进行沉积。在一个实施例中，绝缘层286为包括利用编织玻璃纤维增强且使用加热或不加热的真空或压力层压沉积的聚合物基质的预浸片、卷形物或带条。在一个可替换的实施例中，绝缘层286包括这样的材料，该材料被选择为具有与Cu的CTE类似即处于Cu的CTE的10ppm/℃内的CTE。为绝缘层286选择的诸如预浸料之类的材料增强了半导体封装的总体强度，并且改进了尤其是在150℃至260℃的温度下的封装翘曲。
在图16d中，通过蚀刻或其他适当的工艺完全移除传导层280以便留下包括嵌入到绝缘层286内的传导垫282的PCB面板288。在移除传导层280之后，绝缘层286的部分314从PCB面板288突出。绝缘层286的表面316与绝缘层286的表面304不共面。
在图16e中，通过冲压、压印、水喷射切割、机械钻孔或切割、使用激光器290的LDA、蚀刻或者其他适当的工艺移除PCB面板288的部分以便形成开口300。PCB面板288形成包括开口300的预制纤维增强复合片。开口300关于传导垫282居中地形成。开口300完全通过PCB面板288的绝缘层286形成并且从PCB面板288的第一表面302延伸到PCB面板288的与第一表面相对的第二表面304。开口300为正方形、矩形、圆形、椭圆形、多边形或者任何其他形状。开口300的尺寸提供了用于后续安装半导体管芯的空间。在一个实施例中，开口300具有大体正方形的足迹并且被形成为足够大以便容纳来自图3c的半导体管芯或部件124。另外，沿着边缘306通过用来形成开口300的类似工艺将PCB面板288分离成单独的PCB单元288a，该工艺例如冲压、压印、水喷射切割、机械锯切或切割、使用激光器290的LDA、蚀刻或者其他适当的工艺。可以在与形成开口300相同的工艺步骤中将PCB面板288分离成单独的PCB单元288a。例如，在冲压或压印工艺中，在形成开口300的同时将PCB面板288分离成单独的PCB单元288a。在一个可替换的实施例中，将PCB面板288分离成单独的PCB单元，其没有开口300并且具有正方形、矩形、十字形（+）、成角度的或“L形”、圆形、椭圆形、六边形、八边形、星形或者任何几何形状的足迹。
图17a-17e与图1和图2a-2c有关地图示出另一种用于具有双密封剂和支撑层的3D Fo-PoP的形成具有竖直互连的衬底的工艺。图17a示出了包含临时或牺牲基材料的衬底或载体320的部分，该基材料例如硅、钢、锗、砷化镓、磷化铟、碳化硅、树脂、氧化铍、玻璃或者用于结构支撑的其他适当的低成本刚性材料。跨载体320形成界面层或双面带条322，作为临时粘合剂键合膜、蚀刻停止层或者释放层。
传导层280使用诸如Cu箔层压、印刷、PVD、CVD、溅射、电镀和无电镀之类的金属沉积工艺跨界面层322和载体320形成。传导层280可以是一个或多个Cu、Sn、Ni、Au、Ag、Ti、W或者其他适当的导电材料层。在一个实施例中，传导层280为Cu箔或Cu膜。跨传导层280形成传导层、传导垫或者传导柱282。传导垫282为Cu、Sn、Ni、Au、Ag、Ti、W或者其他适当的导电材料。传导垫282使用Cu箔层压、印刷、PVD、CVD、溅射、电镀、无电镀、回蚀或者工艺组合跨传导层280沉积或图案化。传导层280充当用于传导垫282的附加支撑层。在一个实施例中，传导垫282为Cu并且使用回蚀工艺形成。在一个实施例中，传导垫282具有100μm或更小的高度。传导垫282的间距P为0.50mm或更小。传导层282可以包括跨传导层280形成的可选的Cu图案或者电路部件。
在图17b中，使用焊膏印刷、压缩成型、传递成型、液体密封剂成型、真空层压、旋涂或者其他适当的敷贴器跨传导层280和282沉积密封剂或成型化合物284。密封剂284可以为聚合物复合材料，例如具有填充物的环氧树脂、具有填充物的环氧丙烯酸酯或者具有适当填充物的聚合物。密封剂284是不传导的并且充当支撑层。在一个实施例中，密封剂284包括这样的材料，该材料被选择为具有与Cu的CTE类似即处于Cu的CTE的10ppm/℃内的CTE。
在图17c中，跨密封剂284形成绝缘或钝化层286。绝缘层286包括一个或多个层压的预浸料、FR-4、FR-1、CEM-1或CEM-3或者具有类似绝缘和结构属性的其他材料层。绝缘层286进一步包括环氧树脂、树脂或者具有诸如酚醛棉纸、环氧树脂、树脂、编织玻璃、磨砂玻璃、聚酯和其他加强纤维或织物之类的加强纤维或织物的聚合物。在一个可替换的实施例中，绝缘层286包含成型化合物，具有或没有填充物的聚合物电介质，一个或多个SiO2、Si3N4、SiON、Ta2O5、Al2O3或者具有类似绝缘和结构属性的其他材料层。绝缘层286使用加热或不加热的真空或压力层压、PVD、CVD、丝网印刷、旋涂、喷涂、注射涂敷、烧结、热氧化或者其他适当的工艺进行沉积。在一个实施例中，绝缘层286为包括利用编织玻璃纤维增强且使用加热或不加热的真空或压力层压沉积的聚合物材料的预浸片、卷形物或带条。在一个可替换的实施例中，绝缘层286包括这样的材料，该材料被选择为具有与Cu的CTE类似即处于Cu的CTE的10ppm/℃内的CTE。为绝缘层286选择的诸如预浸料之类的材料增强了半导体封装的总体强度，并且改进了尤其是在150℃至260℃的温度下的封装翘曲。
在图17d中，通过化学蚀刻、机械剥落、CMP、机械研磨、热烘焙、UV光、激光扫描或者湿法剥离从PCB 288移除载体320和界面层322。另外，通过蚀刻或者其他适当的工艺完全移除传导层280以便留下包括嵌入到绝缘层286内的传导垫282的PCB面板288。
在图17e中，通过冲压、压印、水喷射切割、机械钻孔或切割、使用激光器290的LDA、蚀刻或者其他适当的工艺移除PCB面板288的部分以便形成开口300。PCB面板288形成包括开口300的预制纤维增强复合片。开口300关于传导垫282居中地形成。开口300完全通过PCB面板288的绝缘层286形成并且从PCB面板288的第一表面302延伸到PCB面板288的与第一表面相对的第二表面304。开口300为正方形、矩形、圆形、椭圆形、多边形或者任何其他形状。开口300的尺寸提供了用于后续安装半导体管芯的空间。在一个实施例中，开口300具有大体正方形的足迹并且被形成为足够大以便容纳来自图3c的半导体管芯或部件124。另外，沿着边缘306通过用来形成开口300的类似工艺将PCB面板288分离成单独的PCB单元288a，该工艺例如冲压、压印、水喷射切割、机械锯切或切割、使用激光器290的LDA、蚀刻或者其他适当的工艺。可以在与形成开口300相同的工艺步骤中将PCB面板288分离成单独的PCB单元288a。例如，在冲压或压印工艺中，在形成开口300的同时将PCB面板288分离成单独的PCB单元288a。在一个可替换的实施例中，将PCB面板288分离成单独的PCB单元，其没有开口300并且具有正方形、矩形、十字形（+）、成角度的或“L形”、圆形、椭圆形、六边形、八边形、星形或者任何几何形状的足迹。
图18a-18b示出了用于具有双密封剂和支撑层的3D Fo-PoP的具有竖直互连的衬底的平面图。图18a从图15e、图16e或图17e继续，并且示出了形成为单独的具有开口300的PCB单元288a的PCB面板288。单独的PCB单元288a可以通过绝缘层286的部分286a连接。绝缘层286的部分286a为PCB面板288提供了应力消除。可替换地，PCB面板288可以如图18b中所示完全分离成不通过PCB面板288的部分连接的单独的PCB单元288b。PCB单元288a和288b包含多行传导垫282。传导垫282可以离绝缘层286的边缘第一距离并排设置。可替换地，传导垫282可以在多行中偏移，使得第一行传导垫282离开口300第一距离设置，并且与第一行交替的第二行传导垫282离开口300第二距离设置。在另一个实施例中，从PCB面板288形成的PCB单元不包括开口150，相反地，PCB单元配置成适合围绕来自图3c的半导体管芯124的侧面放置的形状或者提供用于放置半导体管芯124的区域。PCB单元可以包括具有正方形和矩形形状、十字形（+）、成角度的或“L形”、圆形或椭圆形、六边形、八边形、星形或者任何其他几何形状的互锁足迹。
图19a-19h与图1和图2a-2c有关地图示出形成具有嵌入的衬底和竖直互连并且具有双密封剂和支撑层的3D Fo-PoP的工艺。在图19a中，将具有单独的PCB单元288a的PCB面板288与临时载体330和界面层332对齐并且层压在临时载体330和界面层332上。临时载体或衬底330包含临时或牺牲基材料，例如硅、钢、锗、砷化镓、磷化铟、碳化硅、树脂、氧化铍、玻璃或者用于结构支撑的其他适当的低成本刚性材料。界面层或双面带条332跨载体330形成，作为临时粘合剂键合膜、蚀刻停止层或者释放层。可替换地，使用取放操作将单独的PCB单元288b安装和层压在临时载体330和界面层332上。在将PCB单元288a-288b层压到载体330之前，可以将对齐或假半导体管芯放置在载体330和界面层332上。在一个实施例中，可以在将PCB单元288a-288b放置在载体330上并且层压之前通过用于对齐的透明真空卡盘保持PCB单元288a-288b。
在图19b中，使用取放操作将来自图3c的半导体管芯124安装到界面层332和载体330，其中有源表面130朝载体取向。在一个实施例中，半导体管芯124为倒装芯片类型器件。在另一个实施例中，半导体管芯124可以是一种半导体封装，例如没有凸块的Fo-WLCSP、键合线封装、倒装芯片LGA、没有凸块的倒装芯片BGA或者QFN封装。将半导体管芯124压入界面层332中，使得绝缘层134设置到界面层中。PCB单元288a-288c的绝缘层286的内边缘334与半导体管芯124之间的空隙或距离至少为25μm。
在图19c中，使用焊膏印刷、压缩成型、传递成型、液体密封剂成型、真空层压、旋涂或者其他适当的敷贴器跨半导体管芯124、PCB单元288a-288b、临时载体330和界面层332沉积密封剂或成型化合物336。密封剂336可以为聚合物复合材料，例如具有填充物的环氧树脂、具有填充物的环氧丙烯酸酯或者具有适当填充物的聚合物。在一个实施例中，用于密封剂336的材料被选择为与密封剂284相同的材料。在另一个实施例中，用于密封剂336的材料被选择为具有与密封剂284相似的CTE。密封剂336是不传导的并且在环境上保护半导体器件免受外部元件和污染物的影响。在沉积密封剂之前，该结构可以经历高压退火工艺。密封剂336和嵌入的半导体管芯124以及PCB单元288a-288b形成扇出复合衬底或重构的晶片338。
在图19d中，通过化学蚀刻、机械剥落、CMP、机械研磨、热烘焙、UV光、激光扫描或者湿法剥离来移除载体330和界面层332以促进跨半导体管芯124的有源表面130、PCB单元288a-288b和密封剂336形成互连结构。
在图19e中，跨半导体管芯124、PCB单元288a-288b和密封剂336形成积聚互连结构340。绝缘或钝化层342使用PVD、CVD、印刷、狭缝涂敷、旋涂、喷涂、注射涂敷、层压、烧结或者热氧化跨半导体管芯124、PCB单元288a-288b和密封剂336形成。绝缘层342包含一个或多个SiO2、Si3N4、SiON、Ta2O5、Al2O3、具有或者没有填充物或纤维的聚合物电介质抗蚀剂或者具有类似结构和绝缘属性的其他材料层。绝缘层342的部分通过曝光或显影工艺、LDA、蚀刻或者其他适当的工艺移除以便跨PCB单元288a-288b的传导垫282以及跨半导体管芯124的传导层132形成开口。
电传导层或RDL 344使用诸如溅射、电镀和无电镀之类的图案化和金属沉积工艺跨绝缘层342形成。传导层344可以是一个或多个Al、Ti、TiW、Cu、Sn、Ni、Au、Ag或者其他适当的导电材料层。传导层344的一部分电连接到半导体管芯124的接触垫132。传导层344的另一部分电连接到PWB单元288a-288b的传导垫282。取决于半导体管芯124的设计和功能，传导层344的其他部分可以是电气上共同的或者电隔离的。
绝缘或钝化层346使用PVD、CVD、印刷、狭缝涂敷、旋涂、喷涂、注射涂敷、层压、烧结或者热氧化跨绝缘层342和传导层344形成。绝缘层346包含一个或多个SiO2、Si3N4、SiON、Ta2O5、Al2O3、具有或者没有填充物或纤维的聚合物电介质抗蚀剂或者具有类似结构和绝缘属性的其他材料层。绝缘层346的部分可以通过曝光或显影工艺、LDA、蚀刻或者其他适当的工艺移除以便暴露传导层344。
电传导层或RDL 348使用诸如溅射、电镀和无电镀之类的图案化和金属沉积工艺跨传导层344和绝缘层346形成。传导层348可以是一个或多个Al、Ti、TiW、Cu、Sn、Ni、Au、Ag或者其他适当的导电材料层。传导层348的一部分电连接到传导层344。取决于半导体管芯124的设计和功能，传导层348的其他部分可以是电气上共同的或者电隔离的。
绝缘或钝化层350使用PVD、CVD、印刷、狭缝涂敷、旋涂、喷涂、注射涂敷、层压、烧结或者热氧化跨绝缘层346和传导层348形成。绝缘层350包含一个或多个SiO2、Si3N4、SiON、Ta2O5、Al2O3、具有或者没有填充物或纤维的聚合物电介质抗蚀剂或者具有类似结构和绝缘属性的其他材料层。绝缘层350的部分可以通过曝光或显影工艺、LDA、蚀刻或者其他适当的工艺移除以便暴露传导层348。
积聚互连结构340内包括的绝缘和传导层的数量取决于电路布线设计的复杂度且随着该复杂度而变化。因此，积聚互连结构340可以包括任意数量的绝缘和传导层以便促进关于半导体管芯124的电气互连。
电传导凸块材料使用蒸发、电镀、无电镀、球落或者丝网印刷工艺跨积聚互连结构340沉积并且电连接到传导层348的暴露的部分。凸块材料可以是Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料及其组合，具有可选的焊剂解决方案。例如，凸块材料可以是共熔Sn/Pb、高铅焊料或者无铅焊料。使用适当的附接或键合工艺将凸块材料键合到传导层348。在一个实施例中，通过将凸块材料加热到其熔点以上而回流该材料以便形成球形球体或凸块352。在一些应用中，第二次回流凸块352以便改进到传导层348的电接触。可以在凸块352下方形成UBM。凸块352也可以压缩键合到传导层348。凸块352代表可以跨传导层348形成的一种互连结构类型。该互连结构也可以使用柱形凸块、微凸块或者其他电气互连。
在图19f中，使用层压或者其他适当的施加工艺跨积聚互连结构340施加背面研磨带条354。背面研磨带条354接触积聚互连结构340的绝缘层350和凸块352。背面研磨带条354遵循凸块352的表面的轮廓。背面研磨带条354包括具有高达270℃的热阻的带条。背面研磨带条354也包括具有热释放功能的带条。背面研磨带条354的实例包括UV带条HT 440和非UV带条MY-595。背面研磨带条354提供了用于后续的背面研磨以及从与积聚互连结构340相对的密封剂336的背侧表面356移除密封剂336的部分的结构支撑。
密封剂336的背侧表面356经历研磨机358的研磨操作以便平坦化密封剂336和半导体管芯124并且降低其厚度。研磨操作向下移除密封剂材料的部分至半导体管芯124的后表面128。化学蚀刻也可以用来平坦化密封剂336和半导体管芯124并且移除其部分。化学蚀刻、CMP或者等离子体干法蚀刻也可以用来移除半导体管芯124和密封剂336上的背面研磨损害和残余应力以便增强封装强度。在一个实施例中，绝缘层286和密封剂284一起比半导体管芯124更薄，并且密封剂336在背面研磨之后保留在绝缘层286上方。在一个可替换的实施例中，绝缘层286和密封剂284一起被选择为在背面研磨之后厚度与半导体管芯124的厚度相同。
在图19g中，从PCB单元288a-288b上方移除密封剂336的部分以便形成开口360。移除PCB单元288a-288b的绝缘层286和密封剂284的部分以便暴露传导垫282的部分。开口360包括竖直或倾斜侧壁并且从密封剂336的后表面完全通过密封剂336且部分地通过PCB单元288a-288b延伸。开口360完全通过绝缘层286和密封剂284延伸到传导垫282上方。开口360通过钻孔、使用激光器362的LDA、高能水喷射、蚀刻或者其他适当的工艺形成。在形成开口360之后，开口360经历除污或清洁工艺。开口360在跨互连结构340附接背面研磨或支撑带条354的同时形成并且随后被清洁。经由在半导体管芯124的外围区中通过密封剂336和PCB单元288a-288b形成开口360，传导垫282的部分从密封剂336的背侧暴露。开口360被配置成为半导体管芯124提供后续的3D电气互连。在一个实施例中，向暴露的传导垫282施加诸如Cu OSP之类的涂饰以便防止Cu氧化。在一个可替换的实施例中，在传导垫282的表面上印刷焊膏并且对其回流以形成焊帽并且保护传导垫282的表面。
图19h示出了一种包括双密封剂和支撑层的低廓形3D Fo-PoP半导体器件。在形成开口360之后移除背面研磨带条354。凸块可以跨传导垫282形成。在一个实施例中，向暴露的传导垫282施加诸如Cu OSP之类的涂饰以便防止Cu氧化。在一个可替换的实施例中，在传导垫282的表面上印刷焊膏并且对其回流以形成焊帽并且保护传导垫282的表面。使用锯片或者激光切割工具切分重构的晶片338以便形成Fo-PoP 370。
Fo-PoP 370利用半导体管芯124足迹外部形成的竖直互连提供与扇出嵌入式PCB的3D电气互连。传导垫或柱282形成竖直互连且电连接到互连结构340。因此，用于下一级互连的3D互连通过传导垫282、积聚互连结构340和半导体管芯124形成。该3D互连在没有跨半导体管芯124足迹的RDL或背侧互连的情况下提供用于半导体管芯124的水平和竖直电气互连。Fo-PoP 370包括细间距互连，其中传导垫282之间的间距为0.5mm或更小。在一个实施例中，传导垫282具有至少20μm且小于100μm的高度H3。在另一个实施例中，传导垫282的高度H3至少为半导体管芯124的高度的一半。在一个实施例中，绝缘层286和密封剂284一起具有至少30μm的高度H4。在另一个实施例中，绝缘层286和密封剂284一起具有传导垫282的高度H3的至少1.5倍的高度H4。在又一个实施例中，绝缘层286和密封剂284一起具有与半导体管芯124的高度相等的高度。Fo-PoP 370的较小封装廓形通过创建薄的3D PoP器件而改进了半导体器件的热性能、电气性能和翘曲行为。
图20示出了具有嵌入的衬底和竖直互连的堆叠式3D Fo-PoP。堆叠式半导体器件372包括跨Fo-PoP 370堆叠的半导体器件234。半导体器件234包括跨插入器238安装的半导体管芯236。在一个实施例中，半导体器件234的凸块跨Fo-PoP 370的开口360中形成的凸块安装并且被回流以便合并且形成凸块374并且将半导体器件234电连接到Fo-PoP 370。
图21a-21n与图1和图2a-2c有关地图示出一种可替换的形成具有嵌入的衬底和竖直互连的3D Fo-PoP的工艺。在图21a中，绝缘或钝化层380包括一个或多个层压的预浸料、FR-4、FR-1、CEM-1或CEM-3或者具有类似绝缘和结构属性的其他材料层。绝缘层380进一步包括环氧树脂、树脂或者具有诸如酚醛棉纸、环氧树脂、树脂、编织玻璃、磨砂玻璃、聚酯和其他加强纤维或织物之类的加强纤维或织物的聚合物。在一个可替换的实施例中，绝缘层380包含成型化合物，具有或没有填充物的聚合物电介质，一个或多个SiO2、Si3N4、SiON、Ta2O5、Al2O3或者具有类似绝缘和结构属性的其他材料层。在一个实施例中，绝缘层380为包括利用编织玻璃纤维增强且使用加热或不加热的真空或压力层压沉积的聚合物基质的预浸片、卷形物或带条。为绝缘层380选择的诸如预浸料之类的材料增强了半导体封装的总体强度，并且改进了尤其是在150℃至260℃的温度下的封装翘曲。
电传导层382使用诸如Cu箔层压、印刷、PVD、CVD、溅射、电镀和无电镀之类的金属沉积工艺跨绝缘层380形成。传导层382可以是一个或多个Cu、Sn、Ni、Au、Ag、Ti、W或者其他适当的导电材料层。在一个实施例中，传导层382为Cu箔或Cu膜。
在图21b中，图案化传导层382以便形成传导垫或柱。在一个实施例中，传导层382为Cu并且使用回蚀工艺形成。传导层382具有至少20μm的高度。在一个实施例中，传导层382具有100μm或更小的高度。从传导层382形成的传导垫的间距P为0.50mm或更小。传导层382可以包括跨绝缘层380形成的图案化电路部件。
在图21c中，电传导凸块材料使用蒸发、电镀、无电镀、球落或者丝网印刷工艺跨传导层382沉积。凸块材料可以是Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料及其组合，具有可选的焊剂解决方案。例如，凸块材料可以是共熔Sn/Pb、高铅焊料或者无铅焊料。使用适当的附接或键合工艺将凸块材料键合到传导层382。在一个实施例中，通过将凸块材料加热到其熔点以上而回流该材料以便形成球形球体或凸块384。在一些应用中，第二次回流凸块384以便改进到传导层382的电接触。可以在凸块384下方形成UBM。凸块384也可以压缩键合到传导层382。凸块384代表可以跨传导层382形成的一种互连结构类型。该互连结构也可以使用柱形凸块、微凸块或者其他电气互连。
在图21d中，使用焊膏印刷、压缩成型、传递成型、液体密封剂成型、真空层压、旋涂或者其他适当的敷贴器跨传导层382、凸块384和绝缘层380沉积密封剂、成型化合物或者绝缘层386。密封剂386可以为聚合物复合材料，例如具有填充物的环氧树脂、具有填充物的环氧丙烯酸酯或者具有适当填充物的聚合物。在一个实施例中，密封剂386包括这样的材料，该材料被选择为具有与Cu的CTE类似即处于Cu的CTE的10ppm/℃内的CTE。
在图21e中，绝缘层380的部分通过曝光或显影工艺、使用激光器390的LDA、蚀刻或者其他适当的工艺移除以便跨传导层382形成开口392。绝缘层380、密封剂386、传导层382和凸块384一起构成PCB面板394。
在图21f中，通过冲压、压印、水喷射切割、机械钻孔或切割、使用激光器396的LDA、蚀刻或者其他适当的工艺移除PCB面板394的部分以便形成开口400。PCB面板394形成包括开口400的预制纤维增强复合片。开口400关于传导层382居中地形成。开口400完全通过PCB面板394的绝缘层286形成并且从PCB面板394的第一表面402延伸到PCB面板394的与第一表面相对的第二表面404。开口400为正方形、矩形、圆形、椭圆形、多边形或者任何其他形状。开口400的尺寸提供了用于后续安装半导体管芯的空间。在一个实施例中，开口400具有大体正方形的足迹并且被形成为足够大以便容纳来自图3c的半导体管芯或部件124。另外，沿着边缘406通过用来形成开口400的类似工艺将PCB面板394分离成单独的PCB单元394a，该工艺例如冲压、压印、水喷射切割、机械锯切或切割、使用激光器396的LDA、蚀刻或者其他适当的工艺。可以在与形成开口400相同的工艺步骤中将PCB面板394分离成单独的PCB单元394a。例如，在冲压或压印工艺中，在形成开口400的同时将PCB面板394分离成单独的PCB单元394a。在另一个实施例中，从PCB面板394形成的PCB单元不包括开口400，PCB单元被配置成适合围绕来自图3c的半导体管芯124的侧面放置的形状或者提供用于放置半导体管芯124的区域。PCB单元可以包括具有正方形和矩形形状、十字形（+）、成角度的或“L形”、圆形或椭圆形、六边形、八边形、星形或者任何其他几何形状的互锁足迹。
在图21g中，将具有单独的PCB单元394a的PCB面板394与临时载体410和界面层412对齐并且层压在临时载体410和界面层412上。临时载体或衬底410包含临时或牺牲基材料，例如硅、钢、锗、砷化镓、磷化铟、碳化硅、树脂、氧化铍、玻璃或者用于结构支撑的其他适当的低成本刚性材料。界面层或双面带条412跨载体410形成，作为临时粘合剂键合膜、蚀刻停止层或者释放层。可替换地，使用取放操作将单独的PCB单元394a安装和层压在临时载体410和界面层412上。在将PCB单元394a层压到载体410之前，可以将对齐或假半导体管芯放置在载体410和界面层412上。在一个实施例中，可以在将PCB单元394a放置在载体410上并且层压之前通过用于对齐的透明真空卡盘保持PCB单元394a。
在图21h中，使用取放操作将来自图3c的半导体管芯124安装到界面层412和载体410，其中有源表面130朝载体取向。在一个实施例中，半导体管芯124为倒装芯片类型器件。在另一个实施例中，半导体管芯124可以是一种半导体封装，例如没有凸块的Fo-WLCSP、键合线封装、倒装芯片LGA、没有凸块的倒装芯片BGA或者QFN封装。图21i示出了将半导体管芯124压入界面层412中，使得绝缘层134设置到界面层中。PCB单元394a的绝缘层380和密封剂386的内边缘414与半导体管芯124之间的空隙或距离至少为25μm。
在图21j中，使用焊膏印刷、压缩成型、传递成型、液体密封剂成型、真空层压、旋涂或者其他适当的敷贴器跨半导体管芯124、PCB单元394a、临时载体410和界面层412沉积密封剂或成型化合物416。密封剂416可以为聚合物复合材料，例如具有填充物的环氧树脂、具有填充物的环氧丙烯酸酯或者具有适当填充物的聚合物。密封剂416是不传导的并且在环境上保护半导体器件免受外部元件和污染物的影响。在沉积密封剂之前，该结构可以经历高压退火工艺。密封剂416和嵌入的半导体管芯124以及PCB单元394a形成扇出复合衬底或重构的晶片418。可替换地，密封剂416跨半导体管芯124且围绕PCB单元394a形成，使得密封剂416与PCB单元394a的密封剂386共面。
在图21k中，通过化学蚀刻、机械剥落、CMP、机械研磨、热烘焙、UV光、激光扫描或者湿法剥离来移除载体410和界面层412以促进跨半导体管芯124的有源表面130、PCB单元394a和密封剂416形成互连结构。在一个可替换的实施例中，在沉积密封剂416并且移除载体410和界面层412之后通过LDA或者其他适当的工艺形成开口392。
在图21l中，跨半导体管芯124、PCB单元394a和密封剂416形成积聚互连结构420。绝缘或钝化层422使用PVD、CVD、印刷、狭缝涂敷、旋涂、喷涂、注射涂敷、层压、烧结或者热氧化跨半导体管芯124、PCB单元394a和密封剂416形成。绝缘层422包含一个或多个SiO2、Si3N4、SiON、Ta2O5、Al2O3、具有或者没有填充物或纤维的聚合物电介质抗蚀剂或者具有类似结构和绝缘属性的其他材料层。绝缘层422的部分通过曝光或显影工艺、LDA、蚀刻或者其他适当的工艺移除以便跨PCB单元394a的传导层382以及跨半导体管芯124的传导层132形成开口。
电传导层或RDL 424使用诸如溅射、电镀和无电镀之类的图案化和金属沉积工艺跨绝缘层422形成。传导层424可以是一个或多个Al、Ti、TiW、Cu、Sn、Ni、Au、Ag或者其他适当的导电材料层。传导层424的一部分电连接到半导体管芯124的接触垫132。传导层424的另一部分电连接到PWB单元394a的传导层382。取决于半导体管芯124的设计和功能，传导层424的其他部分可以是电气上共同的或者电隔离的。
绝缘或钝化层426使用PVD、CVD、印刷、狭缝涂敷、旋涂、喷涂、注射涂敷、层压、烧结或者热氧化跨绝缘层422和传导层424形成。绝缘层426包含一个或多个SiO2、Si3N4、SiON、Ta2O5、Al2O3、具有或者没有填充物或纤维的聚合物电介质抗蚀剂或者具有类似结构和绝缘属性的其他材料层。绝缘层426的部分可以通过曝光或显影工艺、LDA、蚀刻或者其他适当的工艺移除以便暴露传导层424。
电传导层或RDL 428使用诸如溅射、电镀和无电镀之类的图案化和金属沉积工艺跨传导层424和绝缘层426形成。传导层428可以是一个或多个Al、Ti、TiW、Cu、Sn、Ni、Au、Ag或者其他适当的导电材料层。传导层428的一部分电连接到传导层424。取决于半导体管芯124的设计和功能，传导层428的其他部分可以是电气上共同的或者电隔离的。
绝缘或钝化层430使用PVD、CVD、印刷、狭缝涂敷、旋涂、喷涂、注射涂敷、层压、烧结或者热氧化跨绝缘层426和传导层428形成。绝缘层430包含一个或多个SiO2、Si3N4、SiON、Ta2O5、Al2O3、具有或者没有填充物或纤维的聚合物电介质抗蚀剂或者具有类似结构和绝缘属性的其他材料层。绝缘层430的部分可以通过曝光或显影工艺、LDA、蚀刻或者其他适当的工艺移除以便暴露传导层428。
积聚互连结构420内包括的绝缘和传导层的数量取决于电路布线设计的复杂度且随着该复杂度而变化。因此，积聚互连结构420可以包括任意数量的绝缘和传导层以便促进关于半导体管芯124的电气互连。
电传导凸块材料使用蒸发、电镀、无电镀、球落或者丝网印刷工艺跨积聚互连结构420沉积并且电连接到传导层428的暴露的部分。凸块材料可以是Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料及其组合，具有可选的焊剂解决方案。例如，凸块材料可以是共熔Sn/Pb、高铅焊料或者无铅焊料。使用适当的附接或键合工艺将凸块材料键合到传导层428。在一个实施例中，通过将凸块材料加热到其熔点以上而回流该材料以便形成球形球体或凸块432。在一些应用中，第二次回流凸块432以便改进到传导层428的电接触。可以在凸块432下方形成UBM。凸块432也可以压缩键合到传导层428。凸块432代表可以跨传导层428形成的一种互连结构类型。该互连结构也可以使用柱形凸块、微凸块或者其他电气互连。
在图21m中，使用层压或者其他适当的施加工艺跨积聚互连结构420施加背面研磨带条434。背面研磨带条434接触积聚互连结构420的绝缘层430和凸块432。背面研磨带条434遵循凸块432的表面的轮廓。背面研磨带条434包括具有高达270℃的热阻的带条。背面研磨带条434也包括具有热释放功能的带条。背面研磨带条434的实例包括UV带条HT 440和非UV带条MY-595。背面研磨带条434提供了用于后续的背面研磨以及从与积聚互连结构420相对的密封剂416的背侧表面436移除密封剂416的部分的结构支撑。
密封剂416的背侧表面436经历研磨机438的研磨操作以便平坦化密封剂416、密封剂386和半导体管芯124并且降低其厚度。研磨操作向下移除密封剂材料的部分至半导体管芯124的后表面128。化学蚀刻也可以用来平坦化密封剂416和半导体管芯124并且移除其部分。化学蚀刻、CMP或者等离子体干法蚀刻也可以用来移除半导体管芯124和密封剂416上的背面研磨损害和残余应力以便增强封装强度。在一个实施例中，绝缘层380和密封剂386一起比半导体管芯124更薄，并且密封剂416在背面研磨之后保留在密封剂386上方。在一个可替换的实施例中，在背面研磨之后，绝缘层380和密封剂386一起的厚度与半导体管芯124的厚度相同。
在图21n中，从PCB单元394a移除密封剂386的部分以便形成开口440以暴露凸块384。开口440包括竖直或倾斜侧壁并且从密封剂386的后表面且部分地通过PCB单元394a延伸以便暴露凸块384。开口440通过钻孔、LDA、高能水喷射、蚀刻或者其他适当的工艺形成。在形成开口440之后，开口440经历除污或清洁工艺。开口440在跨互连结构420附接背面研磨或支撑带条434的同时形成并且随后被清洁。经由在半导体管芯124的外围区中部分地通过PCB单元394a形成开口440，凸块384从PCB单元394a的背侧暴露。在形成开口440之后，移除背面研磨带条434。
使用锯片或者激光切割工具切分重构的晶片418以便形成Fo-PoP 450。Fo-PoP 450利用半导体管芯124足迹外部形成的竖直互连提供与扇出嵌入式PCB的3D电气互连。传导层382和凸块384形成竖直互连且电连接到互连结构420。因此，用于下一级互连的3D互连通过凸块384、传导层382、积聚互连结构420和半导体管芯124形成。该3D互连在没有跨半导体管芯124足迹的RDL或背侧互连的情况下提供用于半导体管芯124的水平和竖直电气互连。Fo-PoP 450包括细间距互连，其中凸块384之间的间距为0.5mm或更小。在一个实施例中，传导垫382具有至少20μm且小于100μm的高度。在另一个实施例中，传导垫382的高度至少为半导体管芯124的高度的一半。在一个实施例中，绝缘层380和密封剂386一起具有至少30μm的高度。在另一个实施例中，绝缘层380和密封剂386一起具有传导垫382的高度的至少1.5倍的高度。在又一个实施例中，绝缘层380和密封剂386一起具有与半导体管芯124的高度相等的高度。Fo-PoP 450的较小封装廓形通过创建薄的3D PoP器件而改进了半导体器件的热性能、电气性能和翘曲行为。
图22a-22b示出了一种形成具有嵌入的衬底和竖直互连的堆叠式3D Fo-PoP的工艺。在图22a中，半导体器件234包括跨插入器238安装的半导体管芯236，其中凸块452设置在插入器238上。半导体器件234跨Fo-PoP 450安装。
图22b示出了堆叠式半导体器件460包括跨Fo-PoP 450堆叠的半导体器件234。在一个实施例中，半导体器件234的凸块452跨Fo-PoP 450的凸块384安装并且被回流以便合并且形成凸块462并且将半导体器件234电连接到Fo-PoP 450。Fo-PoP 450利用半导体管芯124足迹外部形成的竖直互连提供与扇出嵌入式PCB的3D电气互连。传导层382和凸块384形成竖直互连且电连接到互连结构420并且将半导体管芯124电连接到半导体器件234。
尽管详细地说明了本发明的一个或多个实施例，但是技术人员将会理解的是，可以在不脱离如所附权利要求书中所阐明的本发明的范围的情况下对这些实施例做出修改和调适。

Claims (15)

1.一种制造半导体器件的方法，包括：
提供包括绝缘层和传导层的衬底；
在衬底中形成第一开口；
在第一开口内设置半导体管芯；
跨半导体管芯和衬底沉积第一密封剂；以及
通过第一密封剂和绝缘层形成第二开口以便暴露传导层。
2.权利要求1的方法，进一步包括在第二开口内形成凸块。
3.权利要求1的方法，进一步包括在传导层与绝缘层之间形成第二密封剂。
4.权利要求1的方法，其中提供衬底进一步包括：
提供传导层；
跨传导层形成凸块；以及
跨传导层和凸块形成绝缘层。
5.权利要求1的方法，进一步包括图案化传导层以便形成传导垫或传导柱。
6.一种制造半导体器件的方法，包括：
提供包括绝缘层和传导层的衬底；
在衬底中形成第一开口；
在第一开口内设置半导体管芯；以及
在绝缘层中形成第二开口以便暴露传导层。
7.权利要求6的方法，进一步包括跨半导体管芯和衬底形成互连结构以便电连接半导体管芯和传导层。
8.权利要求6的方法，其中提供衬底包括：
提供绝缘层；
部分地通过绝缘层形成第三开口；以及
跨绝缘层且在第三开口内形成传导层。
9.权利要求6的方法，进一步包括：
跨半导体管芯和绝缘层沉积密封剂；以及
通过密封剂形成第二开口以便暴露传导层。
10.权利要求6的方法，进一步包括：
将衬底切分成单独的单元；以及
将所述单独的单元安装到载体。
11.一种半导体器件，包括：
衬底，该衬底包括第一开口；
半导体管芯，设置在第一开口中；
第一密封剂，跨半导体管芯和衬底沉积；以及
第二开口，通过第一密封剂且部分地通过衬底形成。
12.权利要求11的半导体器件，其中衬底进一步包括：
绝缘层；以及
嵌入到绝缘层内的传导层。
13.权利要求11的半导体器件，其中衬底进一步包括：
绝缘层；
跨绝缘层形成的传导层；以及
跨传导层形成的第二密封剂。
14.权利要求13的半导体器件，进一步包括通过绝缘层和第二密封剂形成以便暴露传导层的第二开口。
15.权利要求11的半导体器件，进一步包括在第二开口中形成的凸块。
CN201410295181.5A 2013-06-28 2014-06-27 半导体器件和形成低廓形3d扇出封装的方法 Active CN104253105B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/931,397 US8980691B2 (en) 2013-06-28 2013-06-28 Semiconductor device and method of forming low profile 3D fan-out package
US13/931397 2013-06-28

Publications (2)

Publication Number Publication Date
CN104253105A true CN104253105A (zh) 2014-12-31
CN104253105B CN104253105B (zh) 2017-05-17

Family

ID=52114800

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410295181.5A Active CN104253105B (zh) 2013-06-28 2014-06-27 半导体器件和形成低廓形3d扇出封装的方法

Country Status (4)

Country Link
US (1) US8980691B2 (zh)
CN (1) CN104253105B (zh)
SG (1) SG10201403206VA (zh)
TW (1) TWI541915B (zh)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105990288A (zh) * 2015-01-30 2016-10-05 日月光半导体制造股份有限公司 半导体衬底及其制造方法
CN109216219A (zh) * 2017-07-06 2019-01-15 台湾积体电路制造股份有限公司 具有双侧金属布线的半导体封装件
CN109390325A (zh) * 2017-08-09 2019-02-26 日月光半导体制造股份有限公司 半导体封装装置及其制造方法
CN109841603A (zh) * 2017-11-27 2019-06-04 力成科技股份有限公司 封装结构及其制造方法
US10339253B2 (en) 2017-10-25 2019-07-02 Industrial Technology Research Institute Method of yield prejudgment and bump re-assignment and computer readable storage medium
CN110021558A (zh) * 2017-12-21 2019-07-16 美光科技公司 用于处理半导体裸片及制作经重构晶片的方法
CN110416094A (zh) * 2018-04-30 2019-11-05 台湾积体电路制造股份有限公司 半导体器件及其形成方法
CN110660725A (zh) * 2018-06-29 2020-01-07 台湾积体电路制造股份有限公司 具有可控间隙的扇出封装件
CN112349602A (zh) * 2019-08-07 2021-02-09 久元电子股份有限公司 一种具散热功能的芯片封装模块及其制造方法
CN113013130A (zh) * 2019-12-20 2021-06-22 奥特斯科技(重庆)有限公司 具有双介电层的部件承载件及其制造方法

Families Citing this family (95)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9842798B2 (en) 2012-03-23 2017-12-12 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming a PoP device with embedded vertical interconnect units
US10049964B2 (en) 2012-03-23 2018-08-14 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming a fan-out PoP device with PWB vertical interconnect units
US10622310B2 (en) 2012-09-26 2020-04-14 Ping-Jung Yang Method for fabricating glass substrate package
US9294045B2 (en) 2013-03-15 2016-03-22 Rf Micro Devices, Inc. Gain and phase calibration for closed loop feedback linearized amplifiers
US9899133B2 (en) 2013-08-01 2018-02-20 Qorvo Us, Inc. Advanced 3D inductor structures with confined magnetic field
US9705478B2 (en) 2013-08-01 2017-07-11 Qorvo Us, Inc. Weakly coupled tunable RF receiver architecture
KR20140126598A (ko) * 2013-04-23 2014-10-31 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US9691745B2 (en) 2013-06-26 2017-06-27 Taiwan Semiconductor Manufacturing Co., Ltd. Bonding structure for forming a package on package (PoP) structure and method for forming the same
US9252076B2 (en) 2013-08-07 2016-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US9093337B2 (en) 2013-09-27 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for controlling warpage in packaging
US9735082B2 (en) 2013-12-04 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC packaging with hot spot thermal management features
TWI556402B (zh) * 2014-01-02 2016-11-01 矽品精密工業股份有限公司 封裝堆疊結構及其製法
US9406650B2 (en) 2014-01-31 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of packaging semiconductor devices and packaged semiconductor devices
US20150287697A1 (en) 2014-04-02 2015-10-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device and Method
US9252135B2 (en) 2014-02-13 2016-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices and methods of packaging semiconductor devices
FR3018953B1 (fr) 2014-03-19 2017-09-15 St Microelectronics Crolles 2 Sas Puce de circuit integre montee sur un interposeur
US9431335B2 (en) * 2014-10-24 2016-08-30 Dyi-chung Hu Molding compound supported RDL for IC package
US9754849B2 (en) * 2014-12-23 2017-09-05 Intel Corporation Organic-inorganic hybrid structure for integrated circuit packages
US9786623B2 (en) 2015-03-17 2017-10-10 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming PoP semiconductor device with RDL over top package
US9602804B2 (en) * 2015-03-26 2017-03-21 Intel Corporation Methods of forming integrated package structures with low Z height 3D camera
US9984979B2 (en) 2015-05-11 2018-05-29 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package and method of manufacturing the same
US10199337B2 (en) * 2015-05-11 2019-02-05 Samsung Electro-Mechanics Co., Ltd. Electronic component package and method of manufacturing the same
US9837484B2 (en) 2015-05-27 2017-12-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming substrate including embedded component with symmetrical structure
US11018025B2 (en) 2015-07-31 2021-05-25 Taiwan Semiconductor Manufacturing Company, Ltd. Redistribution lines having stacking vias
US10796835B2 (en) * 2015-08-24 2020-10-06 Qorvo Us, Inc. Stacked laminate inductors for high module volume utilization and performance-cost-size-processing-time tradeoff
US20170081178A1 (en) * 2015-09-22 2017-03-23 Freescale Semiconductor, Inc. Semiconductor device package with seal structure
US9646853B1 (en) * 2015-10-15 2017-05-09 Freescale Semiconductor, Inc. IC device having patterned, non-conductive substrate
KR101933408B1 (ko) 2015-11-10 2018-12-28 삼성전기 주식회사 전자부품 패키지 및 이를 포함하는 전자기기
US9711458B2 (en) 2015-11-13 2017-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and formation method for chip package
KR101681031B1 (ko) * 2015-11-17 2016-12-01 주식회사 네패스 반도체 패키지 및 그 제조방법
KR20170067426A (ko) * 2015-12-08 2017-06-16 앰코 테크놀로지 코리아 주식회사 반도체 패키지의 제조 방법 및 이를 이용한 반도체 패키지
US10165682B2 (en) * 2015-12-28 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Opening in the pad for bonding integrated passive device in InFO package
KR102015335B1 (ko) 2016-03-15 2019-08-28 삼성전자주식회사 전자부품 패키지 및 그 제조방법
US9659911B1 (en) * 2016-04-20 2017-05-23 Powertech Technology Inc. Package structure and manufacturing method thereof
US10600748B2 (en) * 2016-06-20 2020-03-24 Samsung Electronics Co., Ltd. Fan-out semiconductor package
US20170365567A1 (en) * 2016-06-20 2017-12-21 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
JP6562467B2 (ja) 2016-06-21 2019-08-21 サムスン エレクトロニクス カンパニー リミテッド ファン−アウト半導体パッケージ
KR101952863B1 (ko) * 2016-06-21 2019-02-28 삼성전기주식회사 팬-아웃 반도체 패키지
US9853003B1 (en) * 2016-07-26 2017-12-26 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
KR101994752B1 (ko) * 2016-07-26 2019-07-01 삼성전기주식회사 팬-아웃 반도체 패키지
KR102016491B1 (ko) * 2016-10-10 2019-09-02 삼성전기주식회사 팬-아웃 반도체 패키지
US10600679B2 (en) 2016-11-17 2020-03-24 Samsung Electronics Co., Ltd. Fan-out semiconductor package
KR101872619B1 (ko) * 2016-11-17 2018-06-28 삼성전기주식회사 팬-아웃 반도체 패키지
US10381300B2 (en) * 2016-11-28 2019-08-13 Advanced Semiconductor Engineering, Inc. Semiconductor device package including filling mold via
US11139238B2 (en) 2016-12-07 2021-10-05 Qorvo Us, Inc. High Q factor inductor structure
KR101983186B1 (ko) * 2016-12-16 2019-05-28 삼성전기주식회사 팬-아웃 반도체 패키지
US10784220B2 (en) 2017-03-30 2020-09-22 Taiwan Semiconductor Manufacturing Co., Ltd. Plurality of semiconductor devices encapsulated by a molding material attached to a redistribution layer
TWI614844B (zh) * 2017-03-31 2018-02-11 矽品精密工業股份有限公司 封裝堆疊結構及其製法
US10510709B2 (en) * 2017-04-20 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semicondcutor package and manufacturing method thereof
US20180315672A1 (en) * 2017-04-26 2018-11-01 Qualcomm Incorporated Sacrificial test pads for inline test access
US10157864B1 (en) * 2017-07-27 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method of forming the same
US10541209B2 (en) 2017-08-03 2020-01-21 General Electric Company Electronics package including integrated electromagnetic interference shield and method of manufacturing thereof
US10804115B2 (en) * 2017-08-03 2020-10-13 General Electric Company Electronics package with integrated interconnect structure and method of manufacturing thereof
US10541153B2 (en) 2017-08-03 2020-01-21 General Electric Company Electronics package with integrated interconnect structure and method of manufacturing thereof
US10157870B1 (en) * 2017-09-26 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out package and method of fabricating the same
US10886263B2 (en) * 2017-09-29 2021-01-05 Advanced Semiconductor Engineering, Inc. Stacked semiconductor package assemblies including double sided redistribution layers
KR101963292B1 (ko) 2017-10-31 2019-03-28 삼성전기주식회사 팬-아웃 반도체 패키지
KR102019355B1 (ko) 2017-11-01 2019-09-09 삼성전자주식회사 반도체 패키지
US10468339B2 (en) * 2018-01-19 2019-11-05 Taiwan Semiconductor Manufacturing Company, Ltd. Heterogeneous fan-out structure and method of manufacture
JP7046639B2 (ja) * 2018-02-21 2022-04-04 新光電気工業株式会社 配線基板及びその製造方法
KR102086364B1 (ko) * 2018-03-05 2020-03-09 삼성전자주식회사 반도체 패키지
KR102071457B1 (ko) * 2018-03-13 2020-01-30 삼성전자주식회사 팬-아웃 반도체 패키지
US10573573B2 (en) * 2018-03-20 2020-02-25 Taiwan Semiconductor Manufacturing Co., Ltd. Package and package-on-package structure having elliptical conductive columns
CN110797293A (zh) * 2018-08-01 2020-02-14 矽品精密工业股份有限公司 封装堆叠结构及其制法暨封装结构
KR102551034B1 (ko) * 2018-09-07 2023-07-05 삼성전자주식회사 반도체 패키지 및 그 제조방법
US10790162B2 (en) * 2018-09-27 2020-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method
KR20200051215A (ko) * 2018-11-05 2020-05-13 삼성전기주식회사 인쇄회로기판 및 이를 포함하는 패키지 구조물
KR102530319B1 (ko) 2018-12-07 2023-05-09 삼성전자주식회사 전도성 필라를 갖는 반도체 패키지 및 그 제조 방법
US11342256B2 (en) 2019-01-24 2022-05-24 Applied Materials, Inc. Method of fine redistribution interconnect formation for advanced packaging applications
US11081369B2 (en) * 2019-02-25 2021-08-03 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and manufacturing method thereof
IT201900006736A1 (it) 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di fabbricazione di package
IT201900006740A1 (it) * 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di strutturazione di substrati
US10998231B2 (en) * 2019-06-13 2021-05-04 Nxp Usa, Inc. Method for increasing semiconductor device wafer strength
US11931855B2 (en) 2019-06-17 2024-03-19 Applied Materials, Inc. Planarization methods for packaging substrates
US11387373B2 (en) * 2019-07-29 2022-07-12 Nxp Usa, Inc. Low drain-source on resistance semiconductor component and method of fabrication
US11682600B2 (en) * 2019-08-07 2023-06-20 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Protection layer for panel handling systems
US11862546B2 (en) 2019-11-27 2024-01-02 Applied Materials, Inc. Package core assembly and fabrication methods
DE102019219238A1 (de) * 2019-12-10 2021-06-10 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Mehrlagiges 3D-Folienpackage
KR20210105255A (ko) * 2020-02-18 2021-08-26 삼성전자주식회사 반도체 패키지, 및 이를 가지는 패키지 온 패키지
US11257790B2 (en) 2020-03-10 2022-02-22 Applied Materials, Inc. High connectivity device stacking
KR20210115160A (ko) * 2020-03-12 2021-09-27 삼성전자주식회사 Pid를 포함하는 반도체 패키지 및 이의 제조 방법
KR20210126228A (ko) 2020-04-10 2021-10-20 삼성전자주식회사 반도체 패키지
US11454884B2 (en) 2020-04-15 2022-09-27 Applied Materials, Inc. Fluoropolymer stamp fabrication method
US11400545B2 (en) 2020-05-11 2022-08-02 Applied Materials, Inc. Laser ablation for package fabrication
US11232951B1 (en) 2020-07-14 2022-01-25 Applied Materials, Inc. Method and apparatus for laser drilling blind vias
US11676832B2 (en) 2020-07-24 2023-06-13 Applied Materials, Inc. Laser ablation system for package fabrication
US11521937B2 (en) 2020-11-16 2022-12-06 Applied Materials, Inc. Package structures with built-in EMI shielding
US11404318B2 (en) 2020-11-20 2022-08-02 Applied Materials, Inc. Methods of forming through-silicon vias in substrates for advanced packaging
US11869863B2 (en) * 2020-12-03 2024-01-09 Shinko Electric Industries Co., Ltd. Semiconductor device
KR20220109753A (ko) * 2021-01-29 2022-08-05 삼성전자주식회사 포스트를 포함하는 반도체 패키지
US11854927B2 (en) 2021-03-24 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and method of forming same
US11705365B2 (en) 2021-05-18 2023-07-18 Applied Materials, Inc. Methods of micro-via formation for advanced packaging
US12009226B2 (en) * 2021-08-27 2024-06-11 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of forming same
US20230178508A1 (en) * 2021-12-08 2023-06-08 Nxp Usa, Inc. Semiconductor device with open cavity and method therefor
US20230268304A1 (en) * 2022-02-23 2023-08-24 Nxp Usa, Inc. Semiconductor device with open cavity and method therefor

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101207116A (zh) * 2006-12-22 2008-06-25 三星电子株式会社 在封装之间具有插头-插座型线连接的半导体封装上封装
CN101981680A (zh) * 2008-06-30 2011-02-23 英特尔公司 用于超薄基板以及封装上封装组件的倒装片组件工艺
JP2011514015A (ja) * 2008-06-03 2011-04-28 インテル コーポレイション バンプレス・ビルド・アップ・レイヤ（ｂｂｕｌ）を使用したパッケージオンパッケージ

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001077301A (ja) * 1999-08-24 2001-03-23 Amkor Technology Korea Inc 半導体パッケージ及びその製造方法
SG108245A1 (en) * 2001-03-30 2005-01-28 Micron Technology Inc Ball grid array interposer, packages and methods
US6790710B2 (en) * 2002-01-31 2004-09-14 Asat Limited Method of manufacturing an integrated circuit package
US6906415B2 (en) * 2002-06-27 2005-06-14 Micron Technology, Inc. Semiconductor device assemblies and packages including multiple semiconductor devices and methods
KR100792352B1 (ko) * 2006-07-06 2008-01-08 삼성전기주식회사 패키지 온 패키지의 바텀기판 및 그 제조방법
KR100811034B1 (ko) * 2007-04-30 2008-03-06 삼성전기주식회사 전자소자 내장 인쇄회로기판의 제조방법
KR101194842B1 (ko) * 2007-09-06 2012-10-25 삼성전자주식회사 반도체 패키지가 삽입된 인쇄회로기판
JP5395360B2 (ja) * 2008-02-25 2014-01-22 新光電気工業株式会社 電子部品内蔵基板の製造方法
TWI473553B (zh) * 2008-07-03 2015-02-11 Advanced Semiconductor Eng 晶片封裝結構
US7838337B2 (en) * 2008-12-01 2010-11-23 Stats Chippac, Ltd. Semiconductor device and method of forming an interposer package with through silicon vias
US20110024899A1 (en) * 2009-07-28 2011-02-03 Kenji Masumoto Substrate structure for cavity package
US8884422B2 (en) 2009-12-31 2014-11-11 Stmicroelectronics Pte Ltd. Flip-chip fan-out wafer level package for package-on-package applications, and method of manufacture
US8320134B2 (en) 2010-02-05 2012-11-27 Advanced Semiconductor Engineering, Inc. Embedded component substrate and manufacturing methods thereof
US8624374B2 (en) 2010-04-02 2014-01-07 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with fan-out and with connecting elements for stacking and manufacturing methods thereof
US8304878B2 (en) * 2010-05-17 2012-11-06 Advanced Semiconductor Engineering, Inc. Embedded component substrate, semiconductor package structure using the same and fabrication methods thereof
US20120126399A1 (en) * 2010-11-22 2012-05-24 Bridge Semiconductor Corporation Thermally enhanced semiconductor assembly with bump/base/flange heat spreader and build-up circuitry
US8848380B2 (en) * 2011-06-30 2014-09-30 Intel Corporation Bumpless build-up layer package warpage reduction

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101207116A (zh) * 2006-12-22 2008-06-25 三星电子株式会社 在封装之间具有插头-插座型线连接的半导体封装上封装
JP2011514015A (ja) * 2008-06-03 2011-04-28 インテル コーポレイション バンプレス・ビルド・アップ・レイヤ（ｂｂｕｌ）を使用したパッケージオンパッケージ
CN101981680A (zh) * 2008-06-30 2011-02-23 英特尔公司 用于超薄基板以及封装上封装组件的倒装片组件工艺

Cited By (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10049976B2 (en) 2015-01-30 2018-08-14 Advanced Semiconductor Engineering, Inc. Semiconductor substrate and manufacturing method thereof
CN105990288B (zh) * 2015-01-30 2019-03-12 日月光半导体制造股份有限公司 半导体衬底及其制造方法
CN105990288A (zh) * 2015-01-30 2016-10-05 日月光半导体制造股份有限公司 半导体衬底及其制造方法
US10867924B2 (en) 2017-07-06 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package with redistribution structure and pre-made substrate on opposing sides for dual-side metal routing
CN109216219A (zh) * 2017-07-06 2019-01-15 台湾积体电路制造股份有限公司 具有双侧金属布线的半导体封装件
US11456257B2 (en) 2017-07-06 2022-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package with dual sides of metal routing
CN109216219B (zh) * 2017-07-06 2022-06-28 台湾积体电路制造股份有限公司 具有双侧金属布线的半导体封装件
CN109390325A (zh) * 2017-08-09 2019-02-26 日月光半导体制造股份有限公司 半导体封装装置及其制造方法
CN109390325B (zh) * 2017-08-09 2022-04-29 日月光半导体制造股份有限公司 半导体封装装置及其制造方法
US10339253B2 (en) 2017-10-25 2019-07-02 Industrial Technology Research Institute Method of yield prejudgment and bump re-assignment and computer readable storage medium
JP2019096874A (ja) * 2017-11-27 2019-06-20 力成科技股▲分▼有限公司 パッケージ構造体及びパッケージ構造体の製造方法
CN109841603A (zh) * 2017-11-27 2019-06-04 力成科技股份有限公司 封装结构及其制造方法
US10950593B2 (en) 2017-11-27 2021-03-16 Powertech Technology Inc. Package structure including at least one connecting module and manufacturing method thereof
CN110034106B (zh) * 2017-11-27 2021-05-18 力成科技股份有限公司 封装结构及其制造方法
CN110034106A (zh) * 2017-11-27 2019-07-19 力成科技股份有限公司 封装结构及其制造方法
CN110021558B (zh) * 2017-12-21 2022-04-05 美光科技公司 用于处理半导体裸片及制作经重构晶片的方法
CN110021558A (zh) * 2017-12-21 2019-07-16 美光科技公司 用于处理半导体裸片及制作经重构晶片的方法
CN110416094B (zh) * 2018-04-30 2021-07-13 台湾积体电路制造股份有限公司 半导体器件及其形成方法
US11257715B2 (en) 2018-04-30 2022-02-22 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out packages and methods of forming the same
CN110416094A (zh) * 2018-04-30 2019-11-05 台湾积体电路制造股份有限公司 半导体器件及其形成方法
US11075151B2 (en) 2018-06-29 2021-07-27 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out package with controllable standoff
CN110660725B (zh) * 2018-06-29 2022-04-01 台湾积体电路制造股份有限公司 具有可控间隙的扇出封装件
CN110660725A (zh) * 2018-06-29 2020-01-07 台湾积体电路制造股份有限公司 具有可控间隙的扇出封装件
US11854955B2 (en) 2018-06-29 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out package with controllable standoff
CN112349602A (zh) * 2019-08-07 2021-02-09 久元电子股份有限公司 一种具散热功能的芯片封装模块及其制造方法
CN113013130A (zh) * 2019-12-20 2021-06-22 奥特斯科技(重庆)有限公司 具有双介电层的部件承载件及其制造方法

Also Published As

Publication number Publication date
TW201501223A (zh) 2015-01-01
TWI541915B (zh) 2016-07-11
US8980691B2 (en) 2015-03-17
CN104253105B (zh) 2017-05-17
US20150001708A1 (en) 2015-01-01
SG10201403206VA (en) 2015-01-29

Similar Documents

Publication Publication Date Title
CN104253105A (zh) 半导体器件和形成低廓形3d扇出封装的方法
CN102237281B (zh) 半导体器件及其制造方法
CN103633020B (zh) 半导体器件以及在晶片级封装上使用uv固化的导电油墨形成rdl的方法
CN203644756U (zh) 半导体装置
CN103383923B (zh) 用于应用处理器和存储器集成的薄3d扇出嵌入式晶片级封装(ewlb)
CN103295925B (zh) 半导体器件以及用于形成低廓形嵌入式晶圆级球栅阵列模塑激光封装的方法
TWI528465B (zh) 半導體元件和形成具有嵌入半導體晶粒的預先製備散熱框之方法
CN102194718B (zh) 半导体器件及其制造方法
TWI499030B (zh) 在矽穿孔插入物中形成開放孔穴以包含在晶圓級晶片尺寸模組封裝的半導體晶粒之半導體裝置和方法
CN102082102B (zh) 形成柔性应力消除缓冲区的半导体器件和方法
CN102403239B (zh) 半导体器件及形成用于在Fo‑WLCSP中安装半导体小片的引线上键合互连的方法
CN102487021B (zh) 形成用于倒装半导体管芯的焊盘布局的半导体器件和方法
CN102376595B (zh) 形成具有导电层和导电通孔的fo-wlcsp的方法和半导体器件
CN102683279B (zh) 半导体器件和形成牺牲保护层以在单体化期间保护半导体管芯边缘的方法
CN103915353B (zh) 半导体器件以及使用标准化载体形成嵌入式晶片级芯片尺寸封装的方法
CN102024716B (zh) 半导体器件以及制造半导体器件的方法
CN203312276U (zh) 控制半导体封装中的翘曲的半导体器件
CN102456584A (zh) 在半导体小片和互连结构周围形成可穿透膜包封料的半导体器件和方法
US20180151461A1 (en) Stiffener for fan-out wafer level packaging and method of manufacturing
CN103325727A (zh) 形成扇出封装体叠层器件的半导体方法和器件
TW201834084A (zh) 半導體裝置及形成具有嵌入式電感或封裝的整合式系統級封裝模組之方法
CN101996894A (zh) 半导体器件和围绕管芯周边形成坝材料以减小翘曲的方法
CN107706117A (zh) 单步封装
CN102130101A (zh) 围绕凸块形成区形成具有多层ubm的凸块结构的半导体器件和方法
CN102347253A (zh) 在接触焊盘上形成rdl的方法和半导体器件

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant