KR20210115160A - Pid를 포함하는 반도체 패키지 및 이의 제조 방법 - Google Patents

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KR20210115160A
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Abstract

반도체 패키지는 프레임; 반도체 칩; 상기 프레임을 관통하는 관통 비아; 상기 관통 비아에 연결되는 연결 패드; 상기 프레임과 반도체 칩의 하면 상에 배치되는 하부 재배선층; 상기 하부 재배선층 상에 배치되는 접속 단자; 상기 캐비티를 채우며, 상기 프레임의 상면과 상기 반도체 칩의 상면을 덮는 봉지재; 및 상기 봉지재 상에 배치되는 상부 재배선층을 포함하고, 상기 하부 재배선층은, 하부 절연층; 하부 재배선 패턴; 및 UBM을 포함하고, 상기 상부 재배선층은, 상부 절연층; 상부 재배선 패턴; 및 상부 비아 및 접속 패드를 포함하고, 상기 하부 절연층은, 상기 UBM의 측면을 감싸는 내측 절연 패턴; 및 상기 내측 절연 패턴의 측면을 감싸는 외측 절연 패턴을 포함하고, 상기 내측 절연 패턴의 폐환율은 상기 외측 절연 패턴의 폐환율보다 높을 수 있다.

Description

PID를 포함하는 반도체 패키지 및 이의 제조 방법{SEMICONDUCTOR PACKAGE INCLUDING PID AND MANUFACTURING METHOD THEREOF}
PID를 포함하는 반도체 패키지 및 이의 제조 방법에 관한 것이다.
PLP(Panel Level Package) 또는 WLP(Wafer Level Package) 구조에 적용되는 최외 절연층은 UBM(Under Bump Metal)에 인접한 부분에서 낮은 경화도로 인한 크랙이 빈번히 발생한다. 이는 반도체 패키지의 신뢰성 저하를 야기할 수 있다.
또한, 최외 절연층의 하부층이 포함하는 물질은 경화 과정에서 특성이 열화될 수 있으며, 절연층들이 서로 다른 열팽창 계수를 가지는 물질들을 포함하는 경우에는 경화 과정에서 받는 열적 스트레스에 의해 층간 벌어짐 현상이 발생할 수 있다.
본 개시의 실시예들에 따른 과제는 UBM 주변에 물성이 강화된 PID를 제공하여 크랙이 발생하는 것을 방지할 수 있는 반도체 패키지를 제공하는 것이다.
본 개시의 실시예들에 따른 과제는 PID의 하부층에 열적 스트레스를 가함 없이 UBM 주변의 PID를 선택적으로 고온으로 가열하는 반도체 패키지 제조 방법을 제공하는 것이다.
본 개시의 일 실시예 따른 반도체 패키지는 캐비티를 포함하는 프레임; 상기 캐비티 내에 배치되는 반도체 칩; 상기 프레임을 관통하는 관통 비아; 상기 프레임 상에 배치되며 상기 관통 비아에 연결되는 연결 패드; 상기 프레임과 반도체 칩의 하면 상에 배치되는 하부 재배선층; 상기 하부 재배선층 상에 배치되는 접속 단자; 상기 캐비티를 채우며, 상기 프레임의 상면과 상기 반도체 칩의 상면을 덮는 봉지재; 및 상기 봉지재 상에 배치되는 상부 재배선층을 포함하고, 상기 하부 재배선층은, 하부 절연층; 상기 하부 절연층 상에 배치되는 하부 재배선 패턴; 및 상기 하부 재배선층과 상기 접속 단자 사이에 배치되는 UBM을 포함하고, 상기 상부 재배선층은, 상부 절연층; 상기 상부 절연층 상에 배치되는 상부 재배선 패턴; 및 상기 상부 재배선 패턴에 연결되는 상부 비아 및 접속 패드를 포함하고, 상기 하부 절연층은, 상기 UBM의 측면을 감싸는 내측 절연 패턴; 및 상기 내측 절연 패턴의 측면을 감싸는 외측 절연 패턴을 포함하고, 상기 내측 절연 패턴의 폐환율은 상기 외측 절연 패턴의 폐환율보다 높을 수 있다.
본 개시의 일 실시예에 따른 반도체 패키지는 반도체 칩; 상기 반도체 칩의 측면을 둘러싸는 몰드층; 상기 반도체 칩과 상기 몰드층 아래에 배치되는 하부 재배선층; 상기 반도체 칩과 상기 몰드층 상에 배치되는 상부 재배선층; 및 상기 몰드층을 관통하는 TMV를 포함하며, 상기 하부 재배선층은, 하부 절연층; 상기 하부 절연층 상에 배치되는 하부 재배선 패턴; 상기 하부 재배선 패턴에 연결되는 하부 비아 및 UBM을 포함하고, 상기 하부 절연층은, 상기 UBM의 측면을 둘러싸는 내측 절연 패턴; 및 상기 내측 절연 패턴의 측면을 둘러싸는 외측 절연 패턴을 포함하고, 상기 내측 절연 패턴의 기계적 강도는 상기 외측 절연 패턴의 기계적 강도보다 클 수 있다.
본 개시의 일 실시예에 따른 반도체 패키지는 반도체 칩; 상기 반도체 칩의 측면을 둘러싸는 몰드층; 상기 반도체 칩과 상기 몰드층 아래에 배치되는 하부 재배선층; 상기 반도체 칩과 상기 몰드층 상에 배치되는 상부 재배선층; 상기 몰드층을 관통하며, 상기 하부 재배선층과 상기 상부 재배선층에 연결되는 TMV; 및 상기 반도체 칩과 상기 하부 재배선층 사이에 배치되는 솔더 범프를 포함하며, 상기 하부 재배선층은, 상기 몰드층의 하면을 덮는 하부 절연층; 상기 하부 절연층 상에 배치되는 하부 재배선 패턴; 및 상기 하부 재배선 패턴에 연결되는 하부 비아 및 UBM을 포함하고, 상기 하부 절연층은, 상기 UBM의 측면을 둘러싸는 내측 절연 패턴; 및 상기 내측 절연 패턴의 측면을 둘러싸는 외측 절연 패턴을 포함하고, 상기 내측 절연 패턴은 PBO(Polybenzoxazole)를 포함하고, 상기 외측 절연 패턴은 PBO(Polybenzoxazole) 및 PHA(Polyhydroxyamide)를 포함할 수 있다.
본 개시의 일 실시예에 따른 반도체 패키지는 하부 반도체 패키지; 및 상기 하부 반도체 패키지 상의 상부 반도체 패키지를 포함하고, 상기 하부 반도체 패키지는, 반도체 칩; 상기 반도체 칩의 측면을 둘러싸는 몰드층; 상기 반도체 칩과 상기 몰드층 아래에 배치되는 하부 재배선층; 상기 반도체 칩과 상기 몰드층 상에 배치되는 상부 재배선층; 및 상기 몰드층을 관통하며, 상기 하부 재배선층과 상기 상부 재배선층에 연결되는 TMV를 포함하며, 상기 상부 반도체 패키지는, 상기 상부 재배선층과 연결되는 접속 단자를 포함하고; 상기 하부 재배선층은, 상기 몰드층 상의 하부 절연층; 상기 하부 절연층을 관통하는 하부 비아; 및 상기 하부 비아에 연결되는 하부 재배선 패턴; 상기 하부 재배선 패턴에 연결되는 UBM을 포함하며, 상기 하부 절연층은, 하면이 노출되는 최외 절연층; 및 상기 최외 절연층 상의 절연층을 포함하고, 상기 최외 절연층은, 상기 UBM의 외측면을 둘러싸는 내측 절연 패턴; 및 상기 내측 절연 패턴을 둘러싸는 외측 절연 패턴을 포함하고, 상기 내측 절연 패턴과 상기 외측 절연 패턴은 서로 다른 물질을 포함할 수 있다.
본 개시의 일 실시예에 따른 반도체 패키지 제조 방법은 프레임에 캐비티를 형성하는 것; 상기 캐비티 내에 반도체 칩을 배치하는 것; 상기 프레임과 상기 반도체 칩을 덮는 봉지재를 형성하는 것; 상기 프레임과 상기 반도체 칩의 하면 상에 하부 재배선층을 형성하는 것; 및 상기 봉지재의 상면을 덮는 상부 재배선층을 형성하는 것을 포함하되, 상기 하부 재배선층을 형성하는 것은 하부 절연층을 형성하는 것; 상기 하부 절연층을 관통하는 비아를 형성하는 것; 상기 하부 절연층 상의 하부 재배선 패턴을 형성하는 것; 상기 하부 재배선 패턴을 덮으며, 상면이 노출되는 최외 절연층을 형성하는 것; 및 상기 최외 절연층을 일부 제거하여 개구부를 형성하고, 상기 개구부 내에 UBM을 형성하는 것을 포함하고, 상기 하부 절연층을 형성하는 것은, 상기 UBM의 측면을 감싸는 내측 절연 패턴을 형성하는 것; 및 상기 내측 절연 패턴의 측면을 감싸는 외측 절연 패턴을 형성하는 것을 포함하며, 상기 내측 절연 패턴을 형성하는 것은, 상기 최외 절연층을 선택적으로 가열하여 내측 절연 패턴을 형성하는 것을 포함하며, 상기 내측 절연 패턴은 폐환율이 100%인 PID를 포함할 수 있다.
본 개시의 실시예에 따르면, 반도체 패키지의 UBM 주변의 절연층의 기계적 열적 물성이 향상되어 크랙 발생이 억제되고, 신뢰성 및 FLUX 공정에서의 내화학성이 개선될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 종단면도이다.
도 2은 본 개시의 일 실시예에 따른 도 1에 도시된 반도체 패키지의 A 영역에 대한 확대도이다.
도 3 및 도 4는 본 개시의 일 실시예들에 따른 도 1에 도시된 반도체 패키지의 A 영역에 대한 개략적인 상면도들이다.
도 5는 본 개시의 일 실시예에 따른 반도체 패키지의 종단면도이다.
도 6 내지 도 10은 본 개시의 일 실시예에 따른 반도체 패키지를 형성하는 방법을 개략적으로 도시하는 단면도들이다.
도 11a 및 도 11b는 IR 설비를 이용한 경화 온도 조건 별 PBO 전환율을 나타내는 비교표이다.
도 12는 PBO 폐환율에 따른 기계적 특성을 나타내는 그래프이다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지(10A)의 종단면도이다.
도 1을 참조하면, 반도체 패키지(10A)는 하부 반도체 패키지(100)와 상부 반도체 패키지(200)를 포함할 수 있다. 반도체 패키지(10A)는 예를 들어, 상부 반도체 패키지(200)가 하부 반도체 패키지(100) 상에 실장된 PoP(Package on Package) 형태인 반도체 패키지일 수 있다. 하부 반도체 패키지(100)는 예를 들면, FOPLP(Fan Out Panel Level Package) 형태인 반도체 패키지일 수 있다.
하부 반도체 패키지(100)는 프레임(110), 반도체 칩(120), 봉지재(130), 하부 재배선층(140), 상부 재배선층(150), 및 접속 단자(160)를 포함할 수 있다.
프레임(110)은 코어(111), 연결 패드(113), 및 관통 비아(115)를 포함할 수 있다. 예를 들어, 프레임(110)은 인쇄 회로 기판일 수 있다. 코어(111)는 중앙부에 캐비티(CV)를 가지며, 상면도에서 사각 림(Rim) 형상을 가지는 플레이트일 수 있다.
코어(111), 연결 패드(113), 및 관통 비아(115)는 각각 다층 구조로 형성될 수 있다. 일 실시예에 있어서, 코어(111)는 하면이 하부 재배선층(140)과 접하는 제1 코어(111a)와 제1 코어(111a) 상에 배치되는 제2 코어(111b)를 포함할 수 있다. 연결 패드(113)는 하부 재배선층(140)과 접하며 제1 코어(111a)에 매립된 제1 연결 패드(113a), 제1 코어(111a) 상에 배치되는 제2 연결 패드(113b), 제2 코어(111b) 상에 배치되는 제3 연결 패드(113c)를 포함할 수 있다. 관통 비아(115)는 제1 코어(111a)를 관통하여 제1 연결 패드(113a) 및 제2 연결 패드(113b)를 전기적으로 연결하는 제1 관통 비아(115a)를 포함하고, 제2 코어(111b)를 관통하여 제2 연결 패드(113b) 및 제3 연결 패드(113c)를 전기적으로 연결하는 제2 관통 비아(114b)를 포함할 수 있다.
예를 들어, 코어(111)는 페놀 수지, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지 또는 이들 수지가 무기필러 및/또는 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 절연물질 중 적어도 하나의 물질을 포함할 수 있다. 예를 들어, 코어(111)는 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR4(Frame Retardant 4), 사관능성 에폭시(Tetrafunctional epoxy), 폴리페닐렌 에테르(Polyphenylene ether), BT(Bismaleimide triazine), 에폭시/폴리페닐렌 옥사이드(Epoxy/polyphenylene oxide), 써마운트(Thermount), 시아네이트 에스터(Cyanate ester), 폴리이미드(Polyimide) 및 액정 고분자(Liquid crystal polymer) 중 적어도 하나의 물질을 포함할 수 있다.
예를 들어, 연결 패드(113)는 ED(Electrolytically Deposited) 구리 포일(copper foil), RA(rolled-annealed) 구리 포일, 스테인리스 스틸 포일(stainless steel foil), 알루미늄 포일(aluminum foil), 최극박 구리 포일(ultra-thin copper foils), 스퍼터된 구리(sputtered copper) 또는 구리 합금(copper alloys) 중 적어도 하나를 포함할 수 있다.
예를 들어, 관통 비아(115)는 구리, 니켈, 스테인리스 스틸 또는 베릴륨 구리(beryllium copper) 중 적어도 하나를 포함할 수 있다.
반도체 칩(120)이 코어(111)의 캐비티(CV) 내에 배치될 수 있다. 캐비티(CV)의 수평 단면적은 반도체 칩(120)의 수평 단면적보다 클 수 있다. 반도체 칩(120)은 코어(111)의 캐비티(CV) 내에서 코어(111)의 내측면과 이격되어 배치될 수 있다.
반도체 칩(120)의 하부에 칩 패드(122)가 배치될 수 있다. 칩 패드(122)의 하면은 반도체 칩(120)의 하면과 공면을 이룰 수 있다. 칩 패드(122)의 하면은 연결 패드(113)의 하면과 공면을 이룰 수 있다. 일 실시예에 있어서, 칩 패드(122)는 반도체 칩(120)의 하면 상에 배치되며, 반도체 칩(120)의 하면으로부터 돌출된 구조를 가질 수 있다.
예를 들어, 반도체 칩(120)은 CPU(Central Processor Unit), MPU(Micro Processor Unit), GPU(Graphic Processor Unit) 또는 AP(Application Processor)일 수 있다. 일 실시예에 있어서, 반도체 칩(120)은 후술할 상부 반도체 패키지(200)를 제어하기 위한 컨트롤러 반도체 칩일 수 있다.
봉지재(130)가 코어(111)의 캐비티(CV) 내에 배치되며, 프레임(110)과 반도체 칩(120) 상에 배치될 수 있다. 봉지재(130)는 프레임(110)의 상면과 반도체 칩(120)의 상면을 덮을 수 있다. 봉지재(130)는 코어(111)의 캐비티(CV) 중 코어(111)의 내측면과 반도체 칩(120)의 측면 사이의 공간을 완전히 채울 수 있으며, 하부 재배선층(140)과 상부 재배선층(150)에 접촉할 수 있다. 봉지재(130)는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF(Ajinomoto Build-up Film), FR4(Frame Retardant 4), BT(Bismaleimide triazine) 등을 포함할 수 있다. ABF와 같은 절연물질을 포함할 수 있다. 또는, 봉지재(130)는 EMC(Epoxy Molding Compound)와 같은 몰딩 물질 또는 PIE(Photo Imageable Encapsulant)와 같은 감광성 재료가 사용될 수 있다.
프레임(110)의 하면(LS) 및 반도체 칩(120)의 하면 상에 하부 재배선층(140)이 배치되고, 프레임(110) 상에 상부 재배선층(150)이 배치될 수 있다. 상부 재배선층(150)은 봉지재(130) 상에 배치될 수 있다. 하부 재배선층(140)은 하부 절연층(141, 143), 하부 재배선 패턴(145, 147), 및 UBM(149)을 포함할 수 있다. 프레임(110)의 하면 상에 복수의 하부 절연층(141, 143)이 적층될 수 있다. 예를 들어, 하부 절연층(141, 143)은 하면이 노출되는 최외 절연층(143)과 최외 절연층(143) 상에 배치되는 절연층(141)을 포함할 수 있다. 즉, 절연층(141)이 프레임(110)의 하면을 덮고, 최외 절연층(143)이 하부 반도체 패키지(100)의 바닥면을 형성할 수 있다. 하부 절연층(141, 143)은 PID(Photo Imagable Dielectric)을 포함할 수 있다. 일 실시예에 있어서, 복수의 하부 절연층(141, 143) 중 적어도 하나의 층은, 다른 층에 포함된 물질과 다른 물질을 포함할 수 있다.
프레임(110)의 하면 상에 복수의 하부 재배선 패턴(145)과 하부 비아(147)가 다층 구조로 배치될 수 있다. 하부 재배선 패턴(145)은 하부 절연층(141) 상에 배치되고, UBM(149)이 하부 재배선 패턴(145) 상에 배치될 수 있다. UBM(149)은 하부 재배선층(140)과 접속 단자(160) 사이에 배치될 수 있다. 예를 들어, 하부 재배선 패턴(145)과 UBM(149)은 구리, 니켈, 스테인리스 스틸 또는 베릴륨 구리(beryllium copper)와 같은 구리 합금을 포함할 수 있다.
프레임(110)의 상면 상에 상부 재배선층(150)이 배치될 수 있다. 상부 재배선층(150)은 상부 절연층(151), 상부 재배선 패턴(153), 상부 비아(155), 및 접속 패드(157)를 포함할 수 있다. 상부 절연층(151)은 봉지재(130) 상에 배치될 수 있다. 상부 절연층(151)은 ABF 및/또는 솔더 레지스트층을 포함할 수 있다.
상부 재배선 패턴(153)은 봉지재(130) 상에 배치될 수 있다. 상부 재배선 패턴(153)은 상부 절연층(151) 상에 배치될 수 있다. 상부 비아(155)가 상부 재배선 패턴(153)에 연결될 수 있다. 상부 비아(155)는 코어(111)의 상면(HS)을 덮는 봉지재(130)를 관통하여 연결 패드(113)와 상부 재배선 패턴(153)을 연결할 수 있다. 접속 패드(157)는 상부 재배선 패턴(153) 상에 배치될 수 있다. 상부 비아(155)와 상부 재배선 패턴(153)은 구리를 포함할 수 있다. 접속 패드(157)는 니켈 및/또는 알루미늄을 포함할 수 있다. 상부 재배선층(150)은 하부 재배선층(140)과 동일한 물질들을 포함할 수 있다.
접속 단자(160)가 하부 재배선층(140) 상에 배치될 수 있다. 접속 단자(160)는 하부 재배선층(140)의 UBM(149)에 접촉할 수 있다. 접속 단자(160)는 상부 재배선층(150)의 재배선 패턴(145) 상에 배치될 수 있다. 접속 단자(160)는 접속 패드(157)에 접촉할 수 있다. 예를 들어, 접속 단자(160)는 솔더 볼 또는 범프일 수 있다. 접속 단자(160)는 하부 반도체 패키지(100)와 상부 반도체 패키지(200)를 전기적으로 연결할 수 있다.
상부 반도체 패키지(200)는 하부 반도체 패키지(100) 상에 플립칩 본딩될 수 있다. 상부 반도체 패키지(200)는 접속 단자(160)와 상부 재배선층(150)에 의해 반도체 칩(120)과 전기적으로 연결될 수 있다. 예를 들어, 상부 반도체 패키지(200)는 메모리 반도체 칩을 포함할 수 있다. 예를 들어, 메모리 반도체 칩은 DRAM, SRAM과 같은 휘발성 메모리 반도체 칩, PRAM, MRAM, FeRAM, 또는 RRAM과 같은 비휘발성 메모리 반도체 칩일 수 있다.
도 2은 본 개시의 일 실시예에 따른 도 1에 도시된 반도체 패키지(10A)의 A 영역에 대한 확대도이다. 도 3 및 도 4는 본 개시의 일 실시예들에 따른 도 1에 도시된 반도체 패키지(10A)의 A 영역에 대한 개략적인 상면도들이다.
도 2를 참조하면, 최외 절연층(143)은 내측 절연 패턴(143a)과 외측 절연 패턴(143b)을 포함할 수 있다. 내측 절연 패턴(143a)은 UBM(149)의 외측면을 감쌀 수 있다. 내측 절연 패턴(143a)은 하부 재배선 패턴(145)의 측면 및 상면을 덮을 수 있다. 내측 절연 패턴(143a)의 하면은 하부 절연층(141)의 상면과 접할 수 있다. 외측 절연 패턴(143b)은 내측 절연 패턴(143a)의 외측면을 감쌀 수 있다. 외측 절연 패턴(143b)은 하부 재배선 패턴(145) 및 UBM(149)과 이격될 수 있다.
내측 절연 패턴(143a)과 외측 절연 패턴(143b)은 PID(Photo Imageable Dielectric)를 포함할 수 있다. 내측 절연 패턴(143a)과 외측 절연 패턴(143b)은 서로 다른 물질을 포함할 수 있다. 예를 들어, 내측 절연 패턴(143a)은 PBO(Polybenzoxazole) 레진 또는 PI(Poly imide) 레진을 포함할 수 있다. 외측 절연 패턴(143b)은 PHA(Polyhydroxy-amide) 및 PBO(Polybenzoxazole)를 포함할 수 있다. 또는 외측 절연 패턴(143b)은 PAA(Polyamic acid) 및 PI(Poly imide)를 포함할 수 있다. 일 실시예에 있어서, 내측 절연 패턴(143a)이 PBO(Polybenzoxazole)를 포함하고, 외측 절연 패턴(143b)이 PBO(Polybenzoxazole) 및 PHA(Polyhydroxy-amide)를 포함하는 경우, 내측 절연 패턴(143a)이 포함하는 PBO(Polybenzoxazole)의 비율과 외측 절연 패턴(143b)이 포함하는 PBO(Polybenzoxazole)의 비율이 다를 수 있다. 내측 절연 패턴(143a)이 포함하는 PBO(Polybenzoxazole)의 비율이 외측 절연 패턴(143b)이 포함하는 PBO(Polybenzoxazole)의 비율보다 클 수 있다.
일 실시예에 있어서, 내측 절연 패턴(143a)의 폐환율은 외측 절연 패턴(143b)의 폐환율보다 높을 수 있다. 예를 들어, 내측 절연 패턴(143a)의 폐환율은 100%이고, 외측 절연 패턴(143b)의 폐환율은 그보다 작을 수 있다. 본 명세서에서 폐환율(Cyclization ratio)이란, 공중합체에서 고리화 반응이 일어난 비율을 의미한다. 예를 들어, PBO(Polybenzoxazole)의 전구체인 PHA(Polyhydroxy-amide)는 화학적 또는 열적인 방법에 고리화 반응이 일어나 PBO(Polybenzoxazole)로 전환활 수 있다. PI(Poly imide)의 전구체인 PAA(Polyamic acid)는 화학적 또는 열적인 방법에 따라 고리화 반응이 일어나 PI(Poly imide)로 전환될 수 있다. 이 때, PHA(Polyhydroxy-amide)가 PBO(Polybenzoxazole)로 전환된 비율과 PAA(Polyamic acid)가 PI(Poly imide)로 전환된 비율이 폐환율이다.
도 3을 참조하면, 내측 절연 패턴(143a)은 UBM(149)을 둘러쌀 수 있다. 일 실시예에 있어서, 내측 절연 패턴(143a)은 상면도에서 UBM(149)의 외측면과 대응되는 형상을 가질 수 있다. 예를 들어, 내측 절연 패턴(143a)은 상면도에서 다각형의 림(rim) 형상을 가질 수 있다. 내측 절연 패턴(143a)의 지름(R2)은 UBM(149)의 지름(R1)의 1.1배~1.5배일 수 있다.
도 4를 참조하면, UBM(149)은 상면도에서 원형 형상을 가질 수 있다. 내측 절연 패턴(143a) 원형의 림(rim) 형상을 가질 수 있다.
도 5는 본 개시의 일 실시예에 따른 반도체 패키지(10B)의 종단면도이다.
도 5를 참조하면, 반도체 패키지(10B)는 웨이퍼 레벨 패키지(Wafer Level Package)일 수 있다. 예를 들어, 반도체 패키지(10B)는 팬-아웃 웨이퍼 레벨 패키지(Fan-out wafer level package)일 수 있다. 또는, 반도체 패키지(10B)는 팬-인 웨이퍼 레벨 패키지(Fan-in wafer level package)일 수 있다. 일 실시예에 있어서, 웨이퍼 레벨 패키지(Fan-out wafer level package)는 하부 반도체 패키지(300) 상에 상부 반도체 패키지(400)가 실장된 PoP(Package on Package) 형태의 패키지일 수 있다.
반도체 패키지(10B)는 반도체 칩(310), 몰드층(320), TMV(Through Mold Via)(230) 하부 재배선층(240), 상부 재배선층(250), 접속 단자(260), 및 상부 반도체 패키지(400)를 포함할 수 있다.
몰드층(320)이 반도체 칩(310)의 측면을 감쌀 수 있다. 예를 들어, 몰드층(320)은 EMC(Epoxy Molding Compound)를 포함할 수 있다. 하부 재배선층(240)이 반도체 칩(310)과 몰드층(320) 아래에 배치되고, 상부 재배선층(250)이 반도체 칩(310)과 몰드층(320) 상에 배치될 수 있다.
TMV(230)는 몰드층(320)을 관통할 수 있다. TMV(230)는 반도체 칩(310)의 측면과 이격되도록 배치될 수 있다. TMV(230)는 상부 재배선층(250)과 하부 재배선층(240)을 전기적으로 연결할 수 있다. 반도체 칩(310)은 복수일 수 있다. 반도체 칩(310)이 복수개인 경우 반도체 칩(310)들 사이에도 TMV(230)가 배치될 수 있다.
하부 재배선층(240)은 하부 절연층(241, 246), 하부 재배선 패턴(242), 하부 비아(243) 하부 패드(244), 및 UBM(245)을 포함할 수 있다. 하부 재배선층(240)과 반도체 칩(310) 사이에 솔더 범프(315)가 배치될 수 있다. 솔더 범프(315)는 하부 재배선층(240)과 반도체 칩(310)을 전기적으로 연결할 수 있다.
하부 절연층(241) 중 하면이 노출되는 최외 절연층(246)은 도 1 내지 도 4에서 설명한 최외 절연층(143)과 동일하게, 내측 절연 패턴(246a)과 외측 절연 패턴(246b)을 포함할 수 있다. 일 실시예에 있어서, 내측 절연 패턴(246a)의 기계적 강도가 외측 절연 패턴(246b)의 기계적 강도보다 클 수 있다. 예를 들어, 내측 절연 패턴(246a)의 기계적 강도(예를 들어, 신율(Elongation), 인성(Toughness))는 외측 절연 패턴(246b)의 기계적 강도의 2배 이상일 수 있다.
상부 재배선층(250)은 상부 절연층(251), 상부 재배선 패턴(252), 상부 비아(253), 상부 패드(254), 및 접속 패드(255)를 포함할 수 있다. 상부 절연층(251)은 몰드층(320), 반도체 칩(310)의 상면을 덮을 수 있다. 상부 재배선 패턴(252)은 상부 절연층(251) 상에 배치되며, 상부 비아(253)가 상부 재배선 패턴(252) 상에 배치될 수 있다. 상부 패드(254)는 TMV(230)의 상단에 연결되며, 상부 재배선 패턴(252)과 TMV(230)을 전기적으로 연결할 수 있다. 접속 패드(255)는 상부 재배선 패턴(252)과 접속 단자(260) 사이에 배치될 수 있다.
도 6 내지 도 10은 본 개시의 일 실시예에 따른 반도체 패키지를 형성하는 방법을 개략적으로 도시하는 단면도들이다.
도 6은 프레임(110)에서 단위 패키지로 활용할 수 있는 일부 영역의 단면을 나타낸다. 프레임(110)의 사이즈는 대량생산에 용이하도록 다양한 사이즈로 활용된다. 이에, 상기 방법은 대용량 사이즈의 프레임(110)을 준비하고, 이를 이용하여 복수의 반도체 패키지를 제조하고, 이후 소잉(Sawing) 공정을 통하여 개별적인 패키지로 싱귤레이션될 수 있다.
도 6을 참조하면, 상기 방법은 코어(111), 연결 패드(113), 및 관통 비아(115)를 포함하는 프레임(110)을 제공하는 것을 포함할 수 있다.
도 7를 참조하면, 상기 방법은 프레임(110)을 관통하는 캐비티(CV)를 형성하는 것, 상기 프레임(110)의 하면에 접착 필름(117)을 부착하고, 캐비티(CV) 내에 반도체 칩(120)을 배치하는 것, 및 코어(111)와 반도체 칩(120) 사이의 공간에 봉지재(130)를 형성하는 것을 포함할 수 있다.
예를 들어, 접착 필름(117)은 ABF(Ajinomoto Build-up Film)일 수 있으며, 반도체 칩(120)을 지지하는 지지 필름의 기능을 할 수 있다. 접착 필름(117)은 연결 패드(113)의 하면 및/또는 코어(111)의 하면을 덮을 수 있다.
반도체 칩(120)은 코어(111)의 캐비티(CV) 내에 배치되어 접착 필름(117) 상에 부착될 수 있다. 반도체 칩(120)은 캐비티(CV)의 내측면과 이격되도록 배치될 수 있다. 이에, 코어(111)의 내측면과 반도체 칩(120)의 측면 사이에 공간이 형성될 수 있다.
반도체 칩(120)의 하면에는 칩 패드(122)가 배치된다. 반도체 칩(120)은 칩 패드(122)가 하측을 향하도록 페이스-다운(face-down) 형태로 배치될 수 있다. 반도체 칩(120)의 하면과 칩 패드(122)의 하면은 접착 필름(117)에 의해 완전히 덮일 수 있다.
봉지재(130)는 코어(111)의 캐비티(CV) 중 코어(111)의 내측면과 반도체 칩(120)의 측면 사이의 공간을 완전히 채울 수 있으며, 접착필름(117)의 상면과 접촉할 수 있다. 봉지재(130)는 반도체 칩(120)을 고정시키는 역할을 하며, 후속 공정에서 반도체 칩(120)이 이동하는 문제를 최소화할 수 있다.
도 8을 참조하면, 상기 방법은 봉지재(130) 상에 제1 캐리어 기판(CA1)을 부착하는 것과 접착필름(117)을 제거하는 것, 및 프레임(110)의 하면 상에 하부 재배선층(140)을 형성하는 것을 포함할 수 있다. 하부 재배선층(140)을 형성하는 것은 하부 절연층(141), 하부 재배선 패턴(145), 하부 비아(147), 및 UBM(149)을 형성하는 것을 포함할 수 있다.
제1 캐리어 기판(CA1)이 하측을 향하고, 반도체 칩(120)의 칩 패드(122)가 상측을 향하도록 제1 캐리어 기판(CA)이 부착된 결과물을 뒤집는다. 이후, 하부 절연층(141)이 반도체 칩(120)의 하면, 프레임(110)의 하면, 및 봉지재(130)의 하면(LS) 상을 덮도록 형성될 수 있다. 예를 들어, 하부 절연층(141)은 ABF일 수 있다. 하부 비아(147)가 하부 절연층(141)을 관통하도록 형성되고, 하부 재배선 패턴(145)이 하부 절연층(141)과 하부 비아(147)와 상에 형성될 수 있다. 하부 절연층(141), 하부 재배선 패턴(145), 및 하부 비아(147)는 다층 구조로 형성될 수 있다.
예를 들어, 하부 재배선 패턴(145) 및 하부 비아(147)는 도금 방법을 통해 형성될 수 있다. 예를 들어, 상기 도금 방법은 전기 도금(Electro plating), 무전해 도금(Electroless plating) 및/또는 이머젼 도금(Immersion plating) 방법을 포함할 수 있다. 도금 방법에 의해 하부 재배선 패턴(145), 하부 비아(147)가 형성되는 경우, 하부 절연층(141)을 형성하기 이전에 프레임(110)의 연결 패드(113)와 반도체 칩(120)의 칩 패드(122)를 덮는 시드층이 먼저 형성될 수 있다.
도 9을 참조하면, 상기 방법은 최외 절연층(143)을 형성하는 것 및 UBM(149)을 형성하는 것을 포함할 수 있다.
필러를 포함하지 않는 수지가 코팅된 후 경화되어 최외 절연층(143)이 형성될 수 있다. 절연층(141)에 대해 열적 스트레스가 가해져 변형되는 것을 방지하기 위해 코팅된 수지가 230℃ 이하에서 1차 가열되어 최외 절연층(143)이 형성될 수 있다. 최외 절연층(143)은 하부 절연층(141)의 노출된 상면과 하부 재배선 패턴(145)의 노출된 표면을 덮을 수 있다. 예를 들어, 최외 절연층(143)은 PID(Photo Imageable Dielectric)를 포함할 수 있다. 노광 공정에 의해 최외 절연층(143)이 일부 제거되어, 개구부가 형성될 수 있다. 하부 재배선 패턴(145)이 개구부에 의해 일부 노출될 수 있다.
하부 재배선 패턴(145) 상에 마스크 패턴(MP)이 형성될 수 있다. 예를 들어, 마스크 패턴(MP)은 포토레지스트일 수 있다. 마스크 패턴(MP)들 사이의 마스크 개구부(OP)가 개구부보다 넓은 수평 면적을 가지도록 형성될 수 있다. 이후, 마스크 개구부(OP) 내에 UBM(149)이 형성될 수 있다. 예를 들어, UBM(149)은 전술한 도금 방법에 의해 형성될 수 있다. 이후, 마스크 패턴(MP)과 캐리어 기판(CA1)은 제거될 수 있다.
도 10를 참조하면, 상기 방법은 내측 절연 패턴(143a)과 외측 절연 패턴(143b)을 형성하는 것을 포함할 수 있다.
UBM(149)이 선택적으로 가열되고, UBM(149) 주변의 최외 절연층(143)이 2차로 가열됨으로써 내측 절연 패턴(143a)이 형성될 수 있다. UBM(149)은 300℃ 이상으로 가열될 수 있다. UBM(149)은 구리와 같이 높은 열전도도를 가진 물질을 포함하므로, 300℃ 이상으로 충분히 가열되면 최외 절연층(143)으로 열전도가 진행될 수 있다. 이에 따라, UBM(149)에 인접하는 최외 절연층(143)이 추가로 경화되어 내측 절연 패턴(143a)이 형성될 수 있다. 최외 절연층(143)은 PID(Photo Imageable Dielectric)와 같이 상대적으로 열전도도가 낮은 물질을 포함함으로, UBM(149)에 인접한 일부 영역만 선택적으로 경화가 진행되며, 하부 절연층(141)까지는 열전도가 진행되지 않고 최외 절연층(143)에서 열전도가 종료될 수 있다.
최외 절연층(143)은 300℃ 이상으로 2차 가열되는 경우, PID(Photo Imageable Dielectric)의 폐환율이 상승하여, 내측 절연 패턴(143a)의 기계적/열적 물성이 향상될 수 있다. 이에, UBM(149) 주변에서 크랙 발생이 억제되어 패키지의 신뢰성 및 Flux 공정에서 내화학성이 향상될 수 있다.
예를 들어, 최외 절연층(143)이 PHA(Polyhydroxyamide)를 포함하는 PID(Photo Imageable Dielectric)인 경우, 열적 고리화 반응에 의해 PBO(polybenzoxazole)로 전환될 수 있다. 이에 따라, 내측 절연 패턴은 PBO(Polybenzoxazole)로 이루어지며, 외측 절연 패턴은 PHA(Polyhydroxyamide)와 PBO(Polybenzoxazole)를 포함할 수 있다.
예를 들어, 최외 절연층(143)이 PAA(Polyamic acid)를 포함하는 PID(Photo Imageable Dielectric)인 경우, 열적 고리화 반응에 의해 PI(Poly imide)로 전환될 수 있다. 이에 따라, 내측 절연 패턴(143a)은 PI(Poly imide)로 이루어지며, 외측 절연 패턴(143b)은 PI(Poly imide)와 PAA(Polyamic acid)를 포함할 수 있다.
예를 들어, UBM(149)을 선택적으로 가열하는 것은 RTP(Rapid Thermal Process) 설비(500)를 이용할 수 있다. 예를 들어, RTP(Rapid Thermal Process) 설비(500)는 Near IR 설비일 수 있다. 상기 설비(500)는 Cu 표면의 광학 특성에 따라 복사 광선의 흡수도가 다른 것을 이용하여, 복사광선의 파장범위를 조절함으로써 UBM(149)만 선택적으로 가열할 수 있다. 예를 들어, 구리로 이루어진 UBM(149)을 선택적으로 가열하기 위한 복사 광선의 파장 범위는 0.78~2.5μm일 수 있다. 이후, UBM(149) 상에 접속 단자(160)가 형성될 수 있다.
도 11a 및 도 11b는 IR 설비를 이용한 경화 온도 조건 별 PBO 전환율을 나타내는 비교표이다. 온도 별 PID(Photo Imageable Dielectric)의 전환율(즉, 폐환율)은 가열 전, 후의 FT-IR peak를 비교하여 계산할 수 있다. 예를 들어, PBO 전환율은 가열 전의 PID(Photo Imageable Dielectric)의 Aromatic ring C-C와, 가열 후 감소된 C=O & C-NH Amide의 비율을 이용하여 계산될 수 있다.
도 11a 및 도 11b를 참조하면, PHA(Polyhydroxyamide)가 300℃ 이상에서 가열되어 경화되는 경우에 PBO 전환율(즉, 폐환율)이 100%인 것을 확인할 수 있다. 그러나, PHA(Polyhydroxyamide)가 300℃ 미만에서 가열되어 경화되는 경우에는 PBO(Polybenzoxazole) 전환율이 100% 미만인 것을 확인할 수 있다.
도 12는 PBO 폐환율에 따른 기계적 특성을 나타내는 그래프이다.
도 12를 참조하면, 폐환율이 100%인 PID(Photo Imageable Dielectric)의 기계적 강도(예를 들어, 신율(Elongation), 인성(Toughness))이 폐환율이 98.7%인 PID(Photo Imageable Dielectric)의 기계적 강도보다 2배 이상 향상된 것을 확인할 수 있다. 이에 따르면, 본 발명은 내측 절연 패턴(143a)이 폐환율이 100%인 PID(Photo Imageable Dielectric)를 포함하므로, 열적 및 기계적 물성이 강화되어 UBM(149) 주변에서 크랙 발생 위험이 감소되고, 반도체 패키지의 신뢰성이 향상될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
10A 반도체 패키지 100 하부 반도체 패키지(PLP)
110 프레임 111 코어
CV 캐비티 113 연결 패드
115 관통 비아 120 내부 반도체 칩
122 칩 패드 130 봉합재
140 하부 재배선층 141, 143 하부 절연층
141 절연층 143 최외 절연층
143a 내측 절연 패턴 143b 외측 절연 패턴
145 하부 재배선 패턴 147 하부 비아
149 UBM 150 상부 재배선층
151 상부 절연층 153 상부 재배선 패턴
155 상부 비아 157 접속 패드
160 접속단자 200 상부 반도체 패키지
10B 반도체 패키지(WLP) 300 하부 반도체 패키지
310 내부 반도체 칩 315 솔더 볼
320 몰드층 330 TMV
340 하부 재배선층 341 하부 절연층
342 하부 재배선 패턴 343 하부 비아
344 하부 패드 345 UBM
350 상부 재배선층 351 하부 절연층
352 하부 재배선 패턴 353 하부 비아
354 하부 패드 355 접속 패드

Claims (20)

  1. 캐비티를 포함하는 프레임;
    상기 캐비티 내에 배치되는 반도체 칩;
    상기 프레임을 관통하는 관통 비아;
    상기 프레임 상에 배치되며 상기 관통 비아에 연결되는 연결 패드;
    상기 프레임과 반도체 칩의 하면 상에 배치되는 하부 재배선층;
    상기 하부 재배선층 상에 배치되는 접속 단자;
    상기 캐비티를 채우며, 상기 프레임의 상면과 상기 반도체 칩의 상면을 덮는 봉지재; 및
    상기 봉지재 상에 배치되는 상부 재배선층을 포함하고,
    상기 하부 재배선층은,
    하부 절연층;
    상기 하부 절연층 상에 배치되는 하부 재배선 패턴; 및
    상기 하부 재배선층과 상기 접속 단자 사이에 배치되는 UBM을 포함하고,
    상기 상부 재배선층은,
    상부 절연층;
    상기 상부 절연층 상에 배치되는 상부 재배선 패턴; 및
    상기 상부 재배선 패턴에 연결되는 상부 비아 및 접속 패드를 포함하고,
    상기 하부 절연층은,
    상기 UBM의 측면을 감싸는 내측 절연 패턴; 및
    상기 내측 절연 패턴의 측면을 감싸는 외측 절연 패턴을 포함하고,
    상기 내측 절연 패턴의 폐환율은 상기 외측 절연 패턴의 폐환율보다 높은 반도체 패키지.
  2. 제1항에 있어서,
    상기 내측 절연 패턴은,
    PBO(Polybenzoxazole)를 포함하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 내측 절연 패턴은,
    PI(Poly imide)를 포함하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 내측 절연 패턴은 100%의 폐환율을 갖는 PID(Photo Imageable Dielectric)인 반도체 패키지.
  5. 제1항에 있어서,
    상기 외측 절연 패턴은,
    폐환율이 100%미만인 PID(Photo Imageable Dielectric)를 포함하는 반도체 패키지.
  6. 제1항에 있어서,
    상기 외측 절연 패턴은,
    PHA(Polyhydroxyamide) 및 PBO(Polybenzoxazole)을 포함하는 PID(Photo Imageable Dielectric)를 포함하는 반도체 패키지.
  7. 제1항에 있어서,
    상기 외측 절연 패턴은,
    PAA(Polyamic acid) 및 PI(Poly imide)을 포함하는 PID(Photo Imageable Dielectric)를 포함하는 반도체 패키지.
  8. 제1항에 있어서,
    상기 내측 절연 패턴은,
    상면도에서 다각형 또는 원형의 림(rim) 형상을 갖는 반도체 패키지.
  9. 제1항에 있어서,
    상기 내측 절연 패턴의 지름은 상기 UBM의 지름의 1.1~1.5배인 반도체 패키지.
  10. 제1항에 있어서,
    상기 반도체 패키지는:
    상기 상부 재배선층 상에 실장되는 상부 반도체 패키지를 더 포함하는 반도체 패키지.
  11. 제1항에 있어서,
    상기 프레임은,
    하면이 상기 하부 재배선층과 접하는 제1 코어;
    상기 하부 재배선층과 접하며 상기 제1 코어에 매립된 제1 연결 패드;
    상기 제1 코어 상에 배치되는 제2 연결 패드; 및
    상기 제1 코어를 관통하여 상기 제1 연결 패드 및 상기 제2 연결 패드를 전기적으로 연결하는 제1 관통 비아를 더 포함하는 반도체 패키지.
  12. 제11항에 있어서,
    상기 프레임은,
    제1 코어 상에 배치되는 제2 코어;
    상기 제2 코어 상에 배치되는 제3 연결 패드; 및
    상기 제2 코어를 관통하여 상기 제2 연결 패드 및 제3 연결 패드를 전기적으로 연결하는 제1 관통 비아를 더 포함하는 반도체 패키지.
  13. 반도체 칩;
    상기 반도체 칩의 측면을 둘러싸는 몰드층;
    상기 반도체 칩과 상기 몰드층 아래에 배치되는 하부 재배선층;
    상기 반도체 칩과 상기 몰드층 상에 배치되는 상부 재배선층; 및
    상기 몰드층을 관통하는 TMV를 포함하며,
    상기 하부 재배선층은,
    하부 절연층;
    상기 하부 절연층 상에 배치되는 하부 재배선 패턴;
    상기 하부 재배선 패턴에 연결되는 하부 비아 및 UBM을 포함하고,
    상기 하부 절연층은,
    상기 UBM의 측면을 둘러싸는 내측 절연 패턴; 및
    상기 내측 절연 패턴의 측면을 둘러싸는 외측 절연 패턴을 포함하고,
    상기 내측 절연 패턴의 기계적 강도는 상기 외측 절연 패턴의 기계적 강도보다 큰 반도체 패키지.
  14. 제13항에 있어서,
    상기 내측 절연 패턴의 기계적 강도는,
    상기 외측 절연 패턴의 기계적 강도의 2배 이상인 반도체 패키지.
  15. 제13항에 있어서,
    상기 내측 절연 패턴의 폐환율은 상기 외측 절연 패턴의 폐환율보다 높은 반도체 패키지.
  16. 제13항에 있어서,
    상기 내측 절연 패턴은 100%의 폐환율을 갖는 PID(Photo Imageable Dielectric)를 포함하는 반도체 패키지.
  17. 제13항에 있어서,
    상기 내측 절연 패턴은,
    PBO(Polybenzoxazole)를 포함하는 반도체 패키지.
  18. 제13항에 있어서,
    상기 내측 절연 패턴은,
    PI(Poly imide)을 포함하는 반도체 패키지.
  19. 반도체 칩;
    상기 반도체 칩의 측면을 둘러싸는 몰드층;
    상기 반도체 칩과 상기 몰드층 아래에 배치되는 하부 재배선층;
    상기 반도체 칩과 상기 몰드층 상에 배치되는 상부 재배선층;
    상기 몰드층을 관통하며, 상기 하부 재배선층과 상기 상부 재배선층에 연결되는 TMV; 및
    상기 반도체 칩과 상기 하부 재배선층 사이에 배치되는 솔더 범프를 포함하며,
    상기 하부 재배선층은,
    상기 몰드층의 하면을 덮는 하부 절연층;
    상기 하부 절연층 상에 배치되는 하부 재배선 패턴; 및
    상기 하부 재배선 패턴에 연결되는 하부 비아 및 UBM을 포함하고,
    상기 하부 절연층은,
    상기 UBM의 측면을 둘러싸는 내측 절연 패턴; 및
    상기 내측 절연 패턴의 측면을 둘러싸는 외측 절연 패턴을 포함하고,
    상기 내측 절연 패턴은 PBO(Polybenzoxazole)를 포함하고,
    상기 외측 절연 패턴은 PBO(Polybenzoxazole) 및 PHA(Polyhydroxyamide)를 포함하는 반도체 패키지.
  20. 제19항에 있어서,
    상기 내측 절연 패턴이 포함하는 PBO의 비율과 상기 외측 절연 패턴이 포함하는 PBO의 비율이 서로 다른 반도체 패키지.
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