TWI844218B - 電子封裝件及其製法 - Google Patents

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Abstract

一種電子封裝件，係將導電結構與強化絕緣部結合一介電層，且該強化絕緣部接觸抵靠該導電結構，故當電子結構設於該介電層上並電性連接該導電結構時，該強化絕緣部可支撐該導電結構，以避免該導電結構破裂。

Description

電子封裝件及其製法
本發明係有關一種半導體封裝製程，尤指一種可提升製程良率之電子封裝件及其製法。
隨著電子產業的蓬勃發展，電子產品也逐漸邁向多功能、高性能的趨勢。目前應用於晶片封裝領域之技術，包含有例如晶片尺寸構裝(Chip Scale Package，簡稱CSP)、晶片直接貼附封裝(Direct Chip Attached，簡稱DCA)或多晶片模組封裝(Multi-Chip Module，簡稱MCM)等覆晶型態的封裝模組等。
圖1係為習知電子封裝件1之剖面示意圖。如圖1所示，習知電子封裝件1包括一嵌埋有複數電子結構11與複數導電柱13之包覆層15、以及分別設於該包覆層15相對兩側上之第一線路結構10及第二線路結構16。該第一線路結構10具有至少一介電層14與設於該介電層14上之線路層12，以令該電子結構11藉由銲錫凸塊110接置於該線路層12以電性連接該線路層12，且該導電柱13立設於該線路層12上以電性連接該線路層12。
惟，習知電子封裝件1於製程中，當該電子結構11接置於該介電層14上時，該介電層14往往無法承受該電子結構11的壓力，因而容易造成該線路層12破裂，導致製程良率不佳。
因此，如何克服上述習知技術之問題，實已成為目前業界亟待克服之難題。
鑑於上述習知技術之種種缺失，本發明係提供一種電子封裝件，係包括：一介電層；導電結構，係結合該介電層；強化絕緣部，係結合該介電層並抵靠該導電結構；以及電子結構，係設於該介電層上並電性連接該導電結構。
本發明復提供一種電子封裝件之製法，係包括：提供一具有金屬層之承載件，且該金屬層上形成有一介電層；將導電結構與強化絕緣部結合該介電層，且該強化絕緣部抵靠該導電結構；設置電子結構於該介電層上，並使該電子結構電性連接該導電結構；以及移除該承載件與該金屬層。
前述之電子封裝件及其製法中，該介電層係形成有凹部，以令該導電結構與該強化絕緣部設於該凹部中。例如，該導電結構係為柱體或墊體，以令該強化絕緣部位於該介電層與該導電結構之間。或者，該導電結構係包含至少一設於該凹部中之導電盲孔與一設於該導電盲孔與該介電層上之墊部，以令該強化絕緣部位於該介電層中以接觸抵靠該墊部。進一步，該凹部中設有複數該導電盲孔，使該墊部連接該複數導電盲孔。
前述之電子封裝件及其製法中，該導電結構相對於該介電層表面之垂直投影範圍之分布範圍係小於該強化絕緣部相對於該介電層表面之垂直投影範圍的分布範圍。
前述之電子封裝件及其製法中，該強化絕緣部之硬度係大於該介電層之硬度。
前述之電子封裝件及其製法中，該強化絕緣部之楊氏模數係不同於該介電層之楊氏模數。
前述之電子封裝件及其製法中，該導電結構係包含一形成於該介電層中之導電盲孔及設於該介電層上以連接該導電盲孔之導電線路，且該導電線路具有墊部，使該強化絕緣部對應該墊部處而埋設於該介電層中。
前述之電子封裝件及其製法中，復包括：於移除該承載件及該金屬層前，形成複數導電柱於該金屬層上，並使該複數導電柱延伸穿過該介電層而立設於該介電層上；形成包覆層於該介電層上，以令該包覆層包覆該電子結構及該複數導電柱；以及形成線路結構於該包覆層上，並使該線路結構電性連接該複數導電柱及該電子結構。
由上可知，本發明之電子封裝件及其製法中，主要藉由該強化絕緣部接觸抵靠該導電結構，以於該電子結構設於該介電層上時，該強化絕緣部可支撐該導電結構，故相較於習知技術，本發明能避免該導電結構破裂之問題，因而有利於確保製程良率。
1,2:電子封裝件
10:第一線路結構
11,2a:電子結構
110:銲錫凸塊
12:線路層
13,23:導電柱
14,24:介電層
15,25:包覆層
16:第二線路結構
20:線路結構
200:絕緣層
201:線路層
202:電性接觸墊
21:電子主體
21a:第一導電體
21b:第一保護層
210:導電穿孔
22:線路部
22a:第二導電體
22b:第二保護層
220:鈍化層
221:導電跡線
230:開口
24a:第一側
24b:第二側
240:凹部
25a:第一表面
25b:第二表面
26:電子元件
26a:導電凸塊
260,27a:銲錫材料
262:底膠
27:導電元件
270:金屬體
271:銅柱
28:封裝層
29:封裝基板
290:銲球
291:強固件
30:強化絕緣部
300:鏤空區
31:絕緣保護層
310:開孔
32:導電結構
320:導電盲孔
321:墊部
322:導電線路
9:承載件
90:離型層
91:金屬層
A,B:分布範圍
圖1係為習知電子封裝件之剖視示意圖。
圖2A至圖2C係為本發明之電子封裝件之製法之剖視示意圖。
圖2A-1至圖2A-2係為圖2A之前置作業之剖視示意圖。
圖3A係為圖2A之局部放大剖視示意圖。
圖3B係為圖3A之另一態樣之剖視示意圖。
圖3C係為圖3A之其它態樣之剖視示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「第一」、「第二」、「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
圖2A至圖2C係為本發明之電子封裝件2之製法之剖面示意圖。
如圖2A所示，提供一其上配置有介電層24之承載件9，所述之承載件9例如為半導體材質(如矽或玻璃)之板體，其上以例如塗佈 方式依序形成有一離型層90與一如鈦/銅之金屬層91，使該介電層24形成於該金屬層91上。例如，該金屬層91係作為晶種層(seed layer)，且形成該介電層24之材質係如聚對二唑苯(Polybenzoxazole，簡稱PBO)、聚醯亞胺(Polyimide，簡稱PI)、預浸材(Prepreg，簡稱PP)或其它等之介電材。
於本實施例中，該介電層24係具有複數貫穿其中之凹部240，以令金屬層91外露出該凹部240，再於該承載件9上形成複數導電柱23，且於各該凹部240中形成導電結構32，其中，該凹部240中復形成有一接觸抵靠該導電結構32之強化絕緣部30。例如，先於該承載件9之金屬層91上形成一具有凹部240之介電層24，如圖2A-1所示，再於該凹部240中填滿強化絕緣材，並於該強化絕緣材中形成鏤空區300，如圖2A-2所示，以形成強化絕緣部30，之後於該鏤空區300中形成於該導電結構32。
所述之導電柱23係為如銅柱之金屬柱或銲錫結構體，且該導電柱23係延伸穿過該介電層24以接觸該金屬層91。例如，藉由曝光顯影方式，於該介電層24上係形成複數外露該金屬層91之開口230，以藉由該金屬層91從該開口230中電鍍形成該些導電柱23。
所述之介電層24係具有相對之第一側24a與第二側24b，以令該凹部240連通該第一側24a與該第二側24b，且該介電層24以其第二側24b結合該承載件9(或該金屬層91)。
於本實施例中，藉由曝光顯影方式形成該凹部240，故該凹部240與該開口230可一同製作(即一次曝光顯影作業形成兩者)。應可理解地，該凹部240與該開口230亦可分開製作(即兩次曝光顯影作業分別形成兩者)，例如，先曝光顯影製作該開口230，再二次曝光顯影製作該凹部240。
所述之導電結構32係為金屬結構體，其製程可配合該導電柱23之製程進行。
於本實施例中，可藉由該金屬層91從該鏤空區300中電鍍銅材，以形成該些導電結構32。
再者，該導電結構32係為柱體或墊體，以令該強化絕緣部30位於該介電層24與該導電結構32之間，使該強化絕緣部30環繞包覆該導電結構32；或者，如圖3A所示，該導電結構32係包含一設於該凹部240中之導電盲孔320與一設於該導電盲孔320與該介電層24上之墊部321，以令該強化絕緣部30位於該介電層24與該墊部321之間，使該強化絕緣部30環繞包覆該導電盲孔320。進一步，該導電結構32之墊部321相對於該介電層24表面之垂直投影範圍之分布範圍A係小於該強化絕緣部30相對於該介電層24表面之垂直投影範圍的分布範圍B。
另外，如圖3B所示，於單一凹部240中，該導電結構32亦可包含複數設於該凹部240中之導電盲孔320，使該墊部321連接該些導電盲孔320，以提高該強化絕緣部30於該凹部240中的佔比，因而增加該墊部321的支撐面積。
所述之強化絕緣部30係為硬質介電體，其硬度大於該介電層24之硬度。
於本實施例中，該強化絕緣部30之楊氏模數係不同於該介電層24之楊氏模數。例如，該強化絕緣部30之楊氏模數大於該介電層24之楊氏模數。
再者，該強化絕緣部30之楊氏模數係至少大於400Gpa。例如，形成該強化絕緣部30之材質係為碳化矽。
如圖2B所示，將一電子結構2a結合於該介電層24之第一側24a上，以令該電子結構2a電性連接該導電結構32。
於本實施例中，請同時配合參閱圖2A及圖2B，所述之電子結構2a係包含一電子主體21、一線路部22、複數形成於該電子主體21上之第一導電體21a及複數形成於該線路部22上且電性連接該線路部22之第二導電體22a。例如，將一第一保護層21b形成於該電子主體21上，以令該第一保護層21b包覆複數該第一導電體21a，且將一第二保護層22b形成於該線路部22上，以令該第二保護層22b包覆複數該第二導電體22a，並使複數該第二導電體22a外露於該第二保護層22b，故該電子結構2a以其上之第二保護層22b結合於該介電層24之第一側24a上，且各該第二導電體22a對應接觸及電性連接各該導電結構32(或墊部321)。
再者，該電子主體21係為矽基材，如半導體晶片，其具有複數貫穿該電子主體21之導電穿孔210，如導電矽穿孔(Through-silicon via，簡稱TSV)，以電性連接該線路部22與該複數第一導電體21a。例如，該線路部22係包含至少一鈍化層220及結合該鈍化層220之導電跡線221，以令該導電跡線221電性連接該導電穿孔210與該複數第二導電體22a。應可理解地，有關具有該導電穿孔210之元件結構之態樣繁多，並無特別限制。
又，該第一導電體21a與第二導電體22a係為如銅材質之金屬柱，且該第一保護層21b係為絕緣膜或聚醯亞胺(Polyimide，簡稱PI)材質，其未外露該第一導電體21a，而該第二保護層22b係為絕緣膜、聚醯亞胺(Polyimide，簡稱PI)或其它易於黏著該介電層24之材質。
如圖2C所示，形成一包覆層25於該介電層24之第一側24a上，以令該包覆層25包覆該電子結構2a與該些導電柱23，其中，該包覆 層25係具有相對之第一表面25a與第二表面25b，以令該第一保護層21b、複數該第一導電體21a與複數該導電柱23之端面外露於該包覆層25之第一表面25a，且該包覆層25以其第二表面25b結合至該介電層24之第一側24a上。接著，形成一線路結構20於該包覆層25之第一表面25a上，且令該線路結構20電性連接複數該導電柱23與該第一導電體21a。之後，設置複數電子元件26於該線路結構20上，以令該電子元件26電性連接該線路結構20，再以一封裝層28包覆該些電子元件26。最後，移除該承載件9及其上之離型層90，再移除該金屬層91，以外露出該介電層24之第二側24b及導電柱23之另一端面。進一步，可依需求進行切單製程，以獲取複數電子封裝件2。
所述之包覆層25係為絕緣體，如聚醯亞胺(polyimide，簡稱PI)、乾膜(dry film)、如環氧樹脂(epoxy)之封裝膠體或封裝材(molding compound)。
於本實施例中，該包覆層25之製程可選擇液態封膠(liquid compound)、噴塗(injection)、壓合(lamination)或模壓(compression molding)等方式形成於該介電層24上。
再者，可藉由整平製程，使該包覆層25之第一表面25a齊平該第一保護層21b、該導電柱23與該第一導電體21a之端面，以令該導電柱23之端面與該第一導電體21a之端面外露於該包覆層25之第一表面25a。例如，該整平製程係藉由研磨方式，移除該第一保護層21b之部分材質、該導電柱23之部分材質、該第一導電體21a之部分材質與該包覆層25之部分材質。
所述之線路結構20係包含有至少一絕緣層200及至少一設於該絕緣層200上之線路層201，如線路重佈層(redistribution layer，簡 稱RDL)規格，於本實施例之圖式中顯示有複數絕緣層200與複數線路層201，其中，最外層之絕緣層200可作為防銲層，且令最外層之線路層201外露於該防銲層，俾供作為電性接觸墊202，如微墊(micro pad，俗稱μ-pad)。
再者，形成該線路層201之材質係為銅，且形成該絕緣層200之材質係為如聚對二唑苯(Polybenzoxazole，簡稱PBO)、聚醯亞胺(Polyimide，簡稱PI)、預浸材(Prepreg，簡稱PP)等之介電材、或如綠漆、油墨等之防銲材。
所述之電子元件26係為主動元件、被動元件或其二者組合，且該主動元件係例如半導體晶片，而該被動元件係例如電阻、電容及電感。
於本實施中，該電子元件26係為半導體晶片，其藉由複數如銅柱之導電凸塊26a電性連接該線路結構20。例如，該導電凸塊26a透過銲錫材料260電性連接該電性接觸墊202。
再者，可形成一凸塊底下金屬層(Under Bump Metallurgy，簡稱UBM)(圖略)於該電性接觸墊202上，以利於結合該導電凸塊26a。
所述之封裝層28係為絕緣材，如聚醯亞胺(polyimide，簡稱PI)、乾膜(dry film)、如環氧樹脂(epoxy)之封裝膠體或封裝材(molding compound)，其可用壓合(lamination)或模壓(molding)之方式形成於該線路結構20上。應可理解地，形成該封裝層28之材質可相同或不相同該包覆層25之材質。
於本實施例中，可藉由整平製程，如研磨方式，移除該封裝層28之部分材質，使該封裝層28之上表面齊平該電子元件26之上表面，以令該電子元件26外露於該封裝層28。
再者，該封裝層28可同時包覆該些電子元件26與該些導電凸塊26a。或者，亦可先形成底膠262於該電子元件26與該線路結構20之間以包覆該些導電凸塊26a，再形成該封裝層28以包覆該底膠262與該電子元件26。
又，於剝離該離型層90時，藉由該金屬層91作為阻障之用，以避免破壞該介電層24，且待移除該承載件9及其上之離型層90後，再以蝕刻方式移除該金屬層91，此時，該導電柱23與該導電結構32外露於該介電層24之第二側24b，供結合複數導電元件27於該介電層24之第二側24b上，以令該些導電元件27電性連接該複數導電柱23與該複數導電結構32。
所述之導電元件27可包含一結合該導電柱23與該導電結構32之金屬體270(如UBM)以及結合該金屬體270之銅柱271，並於該銅柱271之端面上形成如銲錫凸塊或銲球之銲錫材料27a。
應可理解的是，當該電子封裝件2之接點(IO)之數量不足(如該導電元件27的數量已無法滿足產品需求)時，仍可藉由RDL製程進行增層作業，以於該介電層24之第二側24b上形成一如線路結構20之佈線結構(圖略)，以電性連接該導電柱23與第二導電體22a，使該電子封裝件2重新配置IO數量及其位置，故於該佈線結構最外層之線路層上可結合更多之導電元件27。
因此，本發明之電子封裝件2主要藉由該介電層24與該導電結構32(或該導電盲孔320)之間配置一硬度較硬之碳化矽層，供作為強化絕緣部30，以於設置該電子結構2a於該介電層24上時，該強化絕緣部30可支撐該導電結構32，故相較於習知技術，該強化絕緣部30與該介電層24能一同承受及分散該電子結構2a的壓力，以避免該介電層24因無法 承受該電子結構2a的壓力而造成該導電結構32或該導電盲孔320(甚至該金屬層91)破裂之問題。
應可理解地，該強化絕緣部30只要支撐該導電結構32即可。例如，於另一實施例中，如圖3C所示，該導電結構32係包含一形成於該介電層24中之導電盲孔320及設於該介電層24上以連接該導電盲孔320之導電線路322，該導電線路322具有墊部321，以令該導電線路322之其中一端連接該導電盲孔320，而另一端配置該墊部321，使該強化絕緣部30對應該墊部321處而埋設於該介電層24中，故該強化絕緣部30接觸抵靠該墊部321而支撐該墊部321，因而無需設於該導電盲孔320處。
進一步，可於該介電層24上形成另一介電層，以作為絕緣保護層31，且該絕緣保護層31具有至少一外露該墊部321之開孔310，以將該電子結構2a之第二導電體22a對應該開孔310而接置於該墊部321上。
另外，於後續製程中，如圖2C所示，該電子封裝件2可藉由該些導電元件27接置一封裝基板29或電路板(圖略)。例如，若該些導電元件27接置該封裝基板29，該封裝基板29下側可進行植球製程以形成複數銲球290，供接置一電路板(圖略)。
進一步，該封裝基板29上側可依需求設置一強固件291，如金屬框，以消除應力集中之問題而避免該電子封裝件2發生翹曲之情況。
本發明亦提供一種電子封裝件2，係包括：一介電層24、複數結合該介電層24之導電結構32、複數結合該介電層24並抵靠該導電結構32之強化絕緣部30以及至少一設於該介電層24上並電性連接該導電結構32之電子結構2a。
於一實施例中，該介電層24係具有凹部240，以令該導電結構32與該強化絕緣部30設於該凹部240中。例如，該導電結構32係為柱體或墊體，以令該強化絕緣部30位於該介電層24與該導電結構32之間，使該強化絕緣部30環繞包覆該導電結構32。或者，該導電結構32係包含至少一設於該凹部240中之導電盲孔320與一設於該導電盲孔320與該介電層24上之墊部321，以令該強化絕緣部30位於該介電層24中以接觸抵靠該墊部321。進一步，該凹部240中設有複數該導電盲孔320，使該墊部321連接複數該導電盲孔320。
於一實施例中，該導電結構32相對於該介電層24表面之垂直投影範圍之分布範圍A係小於該強化絕緣部30相對於該介電層24表面之垂直投影範圍的分布範圍B。
於一實施例中，該強化絕緣部30之硬度係大於該介電層24之硬度。
於一實施例中，該強化絕緣部30之楊氏模數係不同於該介電層24之楊氏模數。
於一實施例中，該導電結構32係包含一形成於該介電層24中之導電盲孔320及設於該介電層24上以連接該導電盲孔320之導電線路322，該導電線路322具有墊部321，使該強化絕緣部30對應該墊部321處而埋設於該介電層24中。
於一實施例中，所述之電子封裝件2復包括：複數設於該介電層24上並延伸至該介電層24中之導電柱23、一形成於該介電層24上 以包覆該電子結構2a及該複數導電柱23之包覆層25、以及設於該包覆層25上並電性連接該複數導電柱23及該電子結構2a之線路結構20。
綜上所述，本發明之電子封裝件及其製法，係藉由該強化絕緣部抵靠該導電結構而埋設於該介電層中，以支撐該導電結構，故於該電子結構設於該介電層上時，能避免該導電結構破裂之問題，因而有利於確保製程良率。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2a:電子結構
22a:第二導電體
22b:第二保護層
23:導電柱
230:開口
24:介電層
240:凹部
30:強化絕緣部
32:導電結構
9:承載件
90:離型層
91:金屬層

Claims (20)

  1. 一種電子封裝件，係包括：一介電層；導電結構，係結合該介電層；強化絕緣部，係結合該介電層並抵靠該導電結構，該強化絕緣部之部分表面外露出該介電層；以及電子結構，係設於該介電層上並電性連接該導電結構。
  2. 如請求項1所述之電子封裝件，其中，該介電層係具有凹部，以令該導電結構與該強化絕緣部設於該凹部中。
  3. 如請求項2所述之電子封裝件，其中，該導電結構係為柱體或墊體，以令該強化絕緣部位於該介電層與該導電結構之間。
  4. 如請求項2所述之電子封裝件，其中，該導電結構係包含至少一設於該凹部中之導電盲孔與一設於該導電盲孔與該介電層上之墊部，以令該強化絕緣部位於該介電層中以接觸抵靠該墊部。
  5. 如請求項4所述之電子封裝件，其中，該凹部中設有複數該導電盲孔，使該墊部連接複數該導電盲孔。
  6. 如請求項1所述之電子封裝件，其中，該導電結構相對於該介電層表面之垂直投影範圍之分布範圍係小於該強化絕緣部相對於該介電層表面之垂直投影範圍的分布範圍。
  7. 如請求項1所述之電子封裝件，其中，該強化絕緣部之硬度係大於該介電層之硬度。
  8. 如請求項1所述之電子封裝件，其中，該強化絕緣部之楊氏模數係不同於該介電層之楊氏模數。
  9. 如請求項1所述之電子封裝件，其中，該導電結構係包含一形成於該介電層中之導電盲孔及設於該介電層上以連接該導電盲孔之導電線路，該導電線路具有墊部，使該強化絕緣部對應該墊部處而埋設於該介電層中。
  10. 如請求項1所述之電子封裝件，復包括：複數導電柱，係設於該介電層上並延伸至該介電層中；包覆層，係形成於該介電層上以包覆該電子結構及該複數導電柱；以及線路結構，係設於該包覆層上並電性連接該複數導電柱及該電子結構。
  11. 一種電子封裝件之製法，係包括：提供一具有金屬層之承載件，且該金屬層上形成有一介電層；將導電結構與強化絕緣部結合該介電層，且該強化絕緣部抵靠該導電結構，以及該強化絕緣部之部分表面外露出該介電層；設置電子結構於該介電層上，並使該電子結構電性連接該導電結構；以及移除該承載件與該金屬層。
  12. 如請求項11所述之電子封裝件之製法，其中，該介電層係形成有凹部，以令該導電結構與該強化絕緣部設於該凹部中。
  13. 如請求項12所述之電子封裝件之製法，其中，該導電結構係為柱體或墊體，以令該強化絕緣部位於該介電層與該導電結構之間。
  14. 如請求項12所述之電子封裝件之製法，其中，該導電結構係包含至少一設於該凹部中之導電盲孔與一設於該導電盲孔與該介電層上之墊部，以令該強化絕緣部位於該介電層中以接觸抵靠該墊部。
  15. 如請求項14所述之電子封裝件之製法，其中，該凹部中設有複數該導電盲孔，使該墊部連接複數該導電盲孔。
  16. 如請求項11所述之電子封裝件之製法，其中，該導電結構相對於該介電層表面之垂直投影範圍之分布範圍係小於該強化絕緣部相對於該介電層表面之垂直投影範圍的分布範圍。
  17. 如請求項11所述之電子封裝件之製法，其中，該強化絕緣部之硬度係大於該介電層之硬度。
  18. 如請求項11述之電子封裝件之製法，其中，該強化絕緣部之楊氏模數係不同於該介電層之楊氏模數。
  19. 如請求項11所述之電子封裝件之製法，其中，該導電結構係包含一形成於該介電層中之導電盲孔及設於該介電層上以連接該導電盲孔之導電線路，且該導電線路具有墊部，使該強化絕緣部對應該墊部處而埋設於該介電層中。
  20. 如請求項11所述之電子封裝件之製法，復包括：於移除該承載件及該金屬層前，形成複數導電柱於該金屬層上，並使該複數導電柱延伸穿過該介電層而立設於該介電層上；形成包覆層於該介電層上，以令該包覆層包覆該電子結構及該複數導電柱；以及 形成線路結構於該包覆層上，並使該線路結構電性連接該複數導電柱及該電子結構。
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