TWI541915B - 形成低輪廓三維扇出封裝的半導體裝置和方法 - Google Patents

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    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
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    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
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    • H01L2924/301—Electrical effects
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Description

形成低輪廓三維扇出封裝的半導體裝置和方法
本發明係大致有關於半導體裝置，並且更具體而言係有關於一種形成三維(3D)扇出封裝之半導體裝置及方法。
半導體裝置係常見於現代的電子產品中。半導體裝置係在電氣構件的數目及密度上變化。離散的半導體裝置一般包含一類型的電氣構件，例如，發光二極體、小信號電晶體、電阻器、電容器、電感器、以及功率金屬氧化物半導體場效電晶體(MOSFET)。集積的半導體裝置通常包含數百到數百萬個電氣構件。集積的半導體裝置的例子係包含微控制器、微處理器、電荷耦合裝置(CCD)、太陽能電池、以及數位微鏡裝置(DMD)。
半導體裝置係執行廣範圍的功能，例如，信號處理、高速的計算、傳送及接收電磁信號、控制電子裝置、轉換太陽光成為電力、以及產生用於電視顯示器的視覺投影。半導體裝置係見於娛樂、通訊、電力轉換、網路、電腦以及消費者產品的領域中。半導體裝置亦見於軍事的應用、航空、汽車、工業用的控制器、以及辦公室設備。
半導體裝置係利用半導體材料的電氣特性。半導體材料的原子結構係容許其導電度能夠藉由一電場或基極電流的施加或是透過摻雜 的製程加以操縱。摻雜係將雜質帶入半導體材料中，以操縱及控制半導體裝置的導電度。
一半導體裝置係包含主動及被動的電性結構。包含雙載子及場效電晶體的主動結構係控制電流的流動。藉由改變摻雜的程度以及一電場或基極電流的施加，該電晶體不是提升、就是限制電流的流動。包含電阻器、電容器及電感器的被動結構係在電壓及電流之間產生執行各種電氣功能所必要的一種關係。該被動及主動結構係電連接以形成電路，此係使得該半導體裝置能夠執行高速的計算及其它有用的功能。
半導體裝置一般是利用兩個複雜的製程，亦即，前端製造及後端製造來加以製造，每個製造潛在涉及數百道步驟。前端製造係牽涉到複數個晶粒在一半導體晶圓的表面上的形成。每個半導體晶粒通常是相同的，並且包含藉由電連接主動及被動構件所形成的電路。後端製造係牽涉到從完成的晶圓單粒化(singulating)個別的半導體晶粒並且封裝該晶粒以提供結構的支撐以及環境的隔離。如同在此所用的術語“半導體晶粒”係指該字的單數與複數形兩者，並且於是可以指稱單一半導體裝置及多個半導體裝置兩者。
半導體製造的一目標是產出較小的半導體裝置。較小的裝置通常消耗較低的功率，具有較高的效能，並且可以更有效率地加以生產。此外，較小的半導體裝置具有一較小的覆蓋區，此係較小的終端產品所期望的。較小的晶粒尺寸可藉由在產生具有較小且較高密度的主動及被動構件之半導體晶粒的前端製程中的改良來達成。後端製程可以藉由在電氣互連及囊封體上的改良來產生具有較小覆蓋區的半導體裝置封裝。
半導體製造的另一目標是產生具有足夠的散熱之半導體裝置。高頻的半導體裝置一般產生較多的熱。在無有效的散熱下，所產生的熱可能會降低效能、減少可靠度以及縮短該半導體裝置之有用的使用壽命。
一種用以達成較大的集積度以及較小的半導體裝置的目標之方法是聚焦在包含堆疊式封裝(PoP)的3D封裝技術上。3D裝置的集積可以利用導電的直通矽晶穿孔(TSV)或是直通孔洞穿孔(THV)來加以達成。然而，PoP通常需要貫穿整個封裝厚度的雷射鑽孔以形成互連結構，此係增加成本。再者，經堆疊的PoP裝置係需要細微間距的垂直的互連。單獨藉由一雷射鑽孔製程所形成的垂直的互連可能對於垂直的互連產生減低的控制以及一有限的可達成的間距。此外，習知的基板之垂直的互連係消耗空間、增加該封裝的整體高度、並且帶來較高的製造成本。習知的印刷電路板(PCB)基板係具有一約100微米(μm)或更大的厚度。一習知的基板的厚度係導致翹曲以及降低的熱效能。再者，具有一130μm或更小的厚度的基板係在處理期間造成問題，特別是在一拾放操作期間。薄的封裝基板係易受到損壞，並且導致高的成本處理。
對於一種具有一降低的封裝高度以及細微間距的垂直的互連之扇出堆疊式封裝(Fo-PoP)係存在著需求。於是，在一實施例中，本發明是一種製造一半導體裝置之方法，其係包括以下步驟：提供一包含一絕緣層以及一導電層的基板，在該基板中形成一第一開口，將一半導體晶粒設置在該第一開口內，在該半導體晶粒及基板之上沉積一第一囊封體，以及穿透該第一囊封體以及絕緣層來形成一第二開口以露出該導電層。
在另一實施例中，本發明是一種製造一半導體裝置之方法，其係包括以下步驟：提供一包含一絕緣層以及一導電層的基板，在該基板中形成一第一開口，將一半導體晶粒設置在該第一開口內，以及在該絕緣層中形成一第二開口以露出該導電層。
在另一實施例中，本發明是一種半導體裝置，其係包括一包含一第一開口的基板。一半導體晶粒係被設置在該第一開口中。一第一囊封體係沉積在該半導體晶粒及基板之上。一第二開口係穿透該第一囊封體並且部分地穿透該基板來加以形成。
在另一實施例中，本發明是一種半導體裝置，其係包括一包含一絕緣層以及一導電層的基板。一第一開口係形成在該基板中。一半導體晶粒係被設置在該第一開口中。一第二開口係形成在該絕緣層中。
50‧‧‧電子裝置
52‧‧‧晶片載體基板/印刷電路板(PCB)
54‧‧‧信號線路
56‧‧‧接合線封裝
58‧‧‧覆晶
60‧‧‧球格陣列(BGA)
62‧‧‧凸塊晶片載體(BCC)
64‧‧‧雙排型封裝(DIP)
66‧‧‧平台柵格陣列(LGA)
68‧‧‧多晶片模組(MCM)
70‧‧‧四邊扁平無引腳封裝(QFN)
72‧‧‧四邊扁平封裝
74‧‧‧半導體晶粒
76‧‧‧接觸墊
78‧‧‧中間載體
80‧‧‧導線
82‧‧‧接合線
84‧‧‧囊封體
88‧‧‧半導體晶粒
90‧‧‧載體
92‧‧‧環氧樹脂黏著材料
94‧‧‧接合線
96‧‧‧接觸墊
98‧‧‧接觸墊
100‧‧‧模製化合物/囊封體
102‧‧‧接觸墊
104‧‧‧凸塊
106‧‧‧中間載體
108‧‧‧中間載體
110‧‧‧凸塊
112‧‧‧凸塊
114‧‧‧信號線
116‧‧‧模製化合物/囊封體
120‧‧‧半導體晶圓
122‧‧‧主體基板材料
124‧‧‧半導體晶粒/構件
126‧‧‧切割道
128‧‧‧背表面
130‧‧‧主動表面
132‧‧‧導電層
134‧‧‧絕緣層/保護層
136‧‧‧雷射
138‧‧‧鋸刀/雷射切割工具
140‧‧‧導電層
142‧‧‧導電層/導電墊/導電柱
144‧‧‧絕緣層/保護層
144a‧‧‧部分
146‧‧‧基板/PCB板
146a‧‧‧PCB單元
146b‧‧‧PCB單元
146c‧‧‧PCB單元
148‧‧‧雷射
150‧‧‧開口
152‧‧‧第一表面
154‧‧‧第二表面
156‧‧‧邊緣
160‧‧‧基板/載體
162‧‧‧介面層/雙面帶
164‧‧‧開口
166‧‧‧部分
168‧‧‧表面
170‧‧‧開口
180‧‧‧臨時的載體
182‧‧‧介面層/雙面帶
184‧‧‧內部邊緣
186‧‧‧囊封體/模製化合物
188‧‧‧扇出複合的基板/重組晶圓
190‧‧‧堆積的互連結構
192‧‧‧絕緣層/保護層
194‧‧‧導電層/RDL
196‧‧‧絕緣層/保護層
198‧‧‧導電層/RDL
200‧‧‧絕緣層/保護層
202‧‧‧球/凸塊
204‧‧‧背面研磨帶
206‧‧‧背表面
208‧‧‧研磨機
210‧‧‧開口
212‧‧‧雷射
220‧‧‧切割道
222‧‧‧外部邊緣
224‧‧‧邊緣
228‧‧‧球/凸塊
230‧‧‧Fo-PoP
232‧‧‧半導體裝置
234‧‧‧半導體裝置
236‧‧‧半導體晶粒
238‧‧‧中介體
240‧‧‧凸塊
250‧‧‧半導體裝置
252‧‧‧電路板/基板
254‧‧‧凸塊
258‧‧‧晶粒堆疊
260‧‧‧支撐基板/支撐層/矽虛擬晶圓
262‧‧‧黏著劑/接合層/介面層/複合的保護層
264‧‧‧Fo-PoP
270‧‧‧導電層
272‧‧‧接合/絕緣層
274‧‧‧Fo-PoP
276‧‧‧Fo-PoP
278‧‧‧表面
280‧‧‧導電層
282‧‧‧導電層/導電墊/導電柱
284‧‧‧囊封體/模製化合物
286‧‧‧絕緣層/保護層
286a‧‧‧部分
288‧‧‧基板/PCB板
288a‧‧‧PCB單元
288b‧‧‧PCB單元
290‧‧‧雷射
300‧‧‧開口
302‧‧‧第一表面
304‧‧‧第二表面
306‧‧‧邊緣
310‧‧‧開口
314‧‧‧部分
316‧‧‧表面
320‧‧‧基板/載體
322‧‧‧介面層/雙面帶
330‧‧‧臨時的載體/基板
332‧‧‧介面層/雙面帶
334‧‧‧內部邊緣
336‧‧‧囊封體/模製化合物
338‧‧‧扇出複合的基板/重組晶圓
340‧‧‧堆積的互連結構
342‧‧‧絕緣層/保護層
344‧‧‧導電層/RDL
346‧‧‧絕緣層/保護層
348‧‧‧導電層/RDL
350‧‧‧絕緣層/保護層
352‧‧‧球/凸塊
354‧‧‧背面研磨帶
356‧‧‧背表面
358‧‧‧研磨機
360‧‧‧開口
362‧‧‧雷射
370‧‧‧Fo-PoP
372‧‧‧半導體裝置
374‧‧‧凸塊
380‧‧‧絕緣/保護層
382‧‧‧導電層
384‧‧‧球/凸塊
386‧‧‧囊封體/模製化合物/絕緣層
390‧‧‧雷射
392‧‧‧開口
394‧‧‧PCB板
394a‧‧‧PCB單元
396‧‧‧雷射
400‧‧‧開口
402‧‧‧第一表面
404‧‧‧第二表面
406‧‧‧邊緣
410‧‧‧臨時的載體/基板
412‧‧‧介面層/雙面帶
416‧‧‧囊封體/模製化合物
418‧‧‧扇出複合的基板/重組晶圓
420‧‧‧堆積的互連結構
422‧‧‧絕緣層/保護層
424‧‧‧導電層/RDL
426‧‧‧絕緣層/保護層
428‧‧‧導電層/RDL
430‧‧‧絕緣層/保護層
432‧‧‧球/凸塊
434‧‧‧背面研磨帶
436‧‧‧背表面
438‧‧‧研磨機
440‧‧‧開口
450‧‧‧Fo-PoP
452‧‧‧凸塊
460‧‧‧半導體裝置
462‧‧‧凸塊
D1‧‧‧間隙/距離
D2‧‧‧間隙/距離
H1‧‧‧高度
H2‧‧‧高度
H3‧‧‧高度
H4‧‧‧高度
L1‧‧‧長度
P‧‧‧間距
W1‧‧‧寬度
W2‧‧‧寬度
圖1係描繪一具有不同類型的封裝安裝到其表面的印刷電路板(PCB)；圖2a-2c係描繪安裝到該PCB之代表性的半導體封裝的進一步細節；圖3a-3c係描繪一具有複數個藉由切割道分開的半導體晶粒之半導體晶圓；圖4a-4d係描繪一形成一用於3D Fo-PoP的具有垂直的互連之基板的製程；圖5a-5d係描繪一形成一用於3D Fo-PoP的具有垂直的互連之基板的替代的製程；圖6a-6d係描繪一形成一用於3D Fo-PoP的具有垂直的互連之基板的替 代的製程；圖7a-7e係描繪一形成一用於3D Fo-PoP的具有垂直的互連之基板的替代的製程；圖8a-8c係描繪一用於3D Fo-PoP的具有開口及垂直的互連之基板的平面圖；圖9a-9l係描繪一形成具有一內嵌的基板以及垂直的互連之3D Fo-PoP的製程；圖10係描繪一具有一內嵌的基板以及垂直的互連之經堆疊的3D Fo-PoP；圖11係描繪一安裝到一基板之經堆疊的3D Fo-PoP；圖12係描繪另一包含一背面支撐層的3D Fo-PoP；圖13係描繪另一包含一散熱器的3D Fo-PoP；圖14係描繪另一包含一內嵌的基板以及垂直的互連之3D Fo-PoP；圖15a-15e係描繪另一形成一用於3D Fo-PoP的具有垂直的互連之基板的製程；圖16a-16e係描繪另一形成一用於3D Fo-PoP的具有垂直的互連之基板的製程；圖17a-17e係描繪另一形成一用於3D Fo-PoP的具有垂直的互連之基板的製程；圖18a-18b係描繪一用於3D Fo-PoP的具有垂直的互連之基板的平面圖；圖19a-19h係描繪另一形成具有一內嵌的基板以及垂直的互連之3D Fo-PoP的製程； 圖20係描繪另一具有一內嵌的基板以及垂直的互連之經堆疊的3D Fo-PoP；圖21a-21n係描繪另一形成具有一內嵌的基板以及垂直的互連之3D Fo-PoP的製程；以及圖22a-22b係描繪一形成一具有一內嵌的基板以及垂直的互連之經堆疊的3D Fo-PoP的製程。
本發明係在以下參考該些圖式的說明中，以一或多個實施例來加以描述，其中相同的元件符號係代表相同或類似的元件。儘管本發明係以用於達成本發明之目的之最佳模式來加以描述，但熟習此項技術者將會體認到的是，其係欲涵蓋可內含在藉由所附的申請專利範圍及其由以下的揭露內容及圖式所支持的等同項所界定的本發明的精神與範疇內的替換物、修改以及等同物。
半導體裝置一般是利用兩個複雜的製程：前端製造及後端製造來加以製造。前端製造係牽涉到複數個晶粒在一半導體晶圓的表面上的形成。在該晶圓上的每個晶粒係包含電連接以形成功能電路的主動及被動電氣構件。例如是電晶體及二極體的主動電氣構件係具有控制電流的流動之能力。例如是電容器、電感器及電阻器的被動電氣構件係產生執行電路功能所必要的電壓及電流之間的一種關係。
被動及主動構件係藉由一系列的製程步驟而形成在半導體晶圓的表面之上，該些製程步驟包含摻雜、沉積、微影、蝕刻及平坦化。摻雜係藉由例如是離子植入或熱擴散的技術以將雜質帶入半導體材料中。 該摻雜製程係藉由響應於一電場或基極電流來動態地改變該半導體材料的導電度以修改主動元件中的半導體材料的導電度。電晶體係包含具有不同類型及程度的摻雜的區域，該些區域係以使得該電晶體在電場或基極電流的施加時提升或限制電流的流動所必要的來加以配置。
主動及被動構件係藉由具有不同電氣特性的材料層來加以形成。該些層可藉由各種沉積技術來形成，該些技術部分是由被沉積的材料類型所決定的。例如，薄膜沉積可能牽涉到化學氣相沉積(CVD)、物理氣相沉積(PVD)、電解的電鍍以及無電的電鍍製程。每個層一般是被圖案化，以形成主動構件、被動構件或是構件間的電連接的部分。
後端製造係指切割或單粒化完成的晶圓成為個別的半導體晶粒並且接著為了結構的支撐及環境的隔離來封裝該半導體晶粒。為了單粒化該半導體晶粒，晶圓係沿著該晶圓的非功能區域(稱為切割道或劃線)來被劃線且截斷。該晶圓係利用一雷射切割工具或鋸刀而被單粒化。在單粒化之後，該個別的半導體晶粒係被安裝到一封裝基板，該封裝基板係包含用於和其它系統構件互連的接腳或接觸墊。形成在半導體晶粒之上的接觸墊係接著連接至該封裝內的接觸墊。該些電連接可以利用焊料凸塊、柱形凸塊、導電膏、或是引線接合來做成。一囊封體(encapsulant)或是其它模製材料係沉積在該封裝之上，以提供實體支撐及電氣隔離。該完成的封裝係接著被插入一電氣系統中，並且使得該半導體裝置的功能為可供其它系統構件利用的。
圖1係描繪具有複數個安裝於其表面上之半導體封裝的晶片載體基板或印刷電路板(PCB)52之電子裝置50。視應用而定，電子裝置 50可具有一種類型之半導體封裝或多種類型之半導體封裝。不同類型之半導體封裝係為了說明之目的而展示於圖1中。
電子裝置50可以是一使用該些半導體封裝以執行一或多種電功能之獨立的系統。或者，電子裝置50可以是一較大系統之子構件。舉例而言，電子裝置50可以是行動電話、個人數位助理(PDA)、數位視訊攝影機(DVC)、或是其它電子通訊裝置的一部份。或者是，電子裝置50可以是一可插入電腦中之顯示卡、網路介面卡或其它信號處理卡。該半導體封裝可包括微處理器、記憶體、特殊應用積體電路(ASIC)、邏輯電路、類比電路、RF電路、離散裝置或其它半導體晶粒或電氣構件。小型化及重量減輕是這些產品能夠被市場接受所不可少的。在半導體裝置間的距離必須縮短以達到更高的密度。
在圖1中，PCB 52係提供一般的基板以供安裝在該PCB上之半導體封裝的結構支撐及電氣互連。導電的信號線路54係利用蒸鍍、電解的電鍍、無電的電鍍、網版印刷、或其它適合的金屬沉積製程而被形成在PCB 52的一表面之上或是在層內。信號線路54係提供在半導體封裝、安裝的構件、以及其它外部的系統構件的每一個之間的電通訊。線路54亦提供電源及接地連接給每個半導體封裝。
在某些實施例中，一半導體裝置係具有兩個封裝層級。第一層級的封裝是一種用於將半導體晶粒機械及電氣地附接至一中間載體的技術。第二層級的封裝係牽涉到將該中間載體機械及電氣地附接至PCB。在其它實施例中，一半導體裝置可以只有該第一層級的封裝，其中晶粒是直接機械及電性地安裝到PCB上。
為了說明之目的，包含接合線封裝56及覆晶58之數種類型的第一層級的封裝係被展示在PCB 52上。此外，包含球格陣列(BGA)60、凸塊晶片載體(BCC)62、雙排型封裝(DIP)64、平台柵格陣列(LGA)66、多晶片模組(MCM)68、四邊扁平無引腳封裝(QFN)70及四邊扁平封裝72之數種類型的第二層級的封裝係被展示安裝在PCB 52上。視系統需求而定，以第一及第二層級的封裝類型的任意組合來組態的半導體封裝及其它電子構件的任何組合都可連接至PCB 52。在某些實施例中，電子裝置50係包含單一附接的半導體封裝，而其它實施例需要多個互連的封裝。藉由在單一基板之上組合一或多個半導體封裝，製造商可將預製的構件納入電子裝置及系統中。由於半導體封裝包括複雜的功能，因此可使用較便宜構件及流線化製程來製造電子裝置。所產生的裝置不太可能發生失效且製造費用較便宜，從而對於消費者產生降低的成本。
圖2a-2c係展示範例的半導體封裝。圖2a係描繪安裝在PCB 52上的DIP 64之進一步的細節。半導體晶粒74係包括一含有類比或數位電路的主動區，該些類比或數位電路係被實施為形成在晶粒內之主動元件、被動元件、導電層及介電層並且根據該晶粒的電性設計而電互連。例如，該電路可包含形成在半導體晶粒74的主動區內之一或多個電晶體、二極體、電感器、電容器、電阻器、以及其它電路元件。接觸墊76是一或多層的導電材料，例如鋁(Al)、銅(Cu)、錫(Sn)、鎳(Ni)、金(Au)或銀(Ag)，並且電連接至形成在半導體晶粒74內之電路元件。在DIP 64的組裝期間，半導體晶粒74係利用一金矽共晶層或例如是熱環氧樹脂的黏著材料而被安裝到一中間載體78。該封裝主體係包含一種例如是聚合物或陶瓷的絕緣囊封 體。導線80及接合線82係在半導體晶粒74及PCB 52之間提供電互連。囊封體84係為了環境保護而沉積在該封裝之上，以防止濕氣及微粒進入該封裝且污半導體染晶粒74或接合線82。
圖2b係描繪安裝在PCB 52上之BCC 62的進一步細節。半導體晶粒88係利用一種底膠填充(underfill)或是環氧樹脂黏著材料92而被安裝在載體90之上。接合線94係在接觸墊96及98之間提供第一層級的封裝互連。模製化合物或囊封體100係沉積在半導體晶粒88及接合線94之上以提供實體支撐及電性隔離給該裝置。接觸墊102係利用一例如是電解的電鍍或無電的電鍍之合適的金屬沉積製程而被形成在PCB 52的一表面之上以避免氧化。接觸墊102係電連接至PCB 52中的一或多個導電信號線路54。凸塊104係形成在BCC 62的接觸墊98以及PCB 52的接觸墊102之間。
在圖2c中，半導體晶粒58係以覆晶型第一層級的封裝方式面向下安裝到中間載體106。半導體晶粒58的主動區108係包含類比或數位電路，該些類比或數位電路係被實施為根據該晶粒的電設計所形成的主動元件、被動元件、導電層及介電層。例如，該電路可包含一或多個電晶體、二極體、電感器、電容器、電阻器以及主動區108內之其它電路元件。半導體晶粒58係透過凸塊110電性及機械地連接至載體106。
BGA 60係以BGA型第二層級的封裝方式利用凸塊112電性及機械地連接至PCB 52。半導體晶粒58係透過凸塊110、信號線114及凸塊112而電連接至PCB 52中的導電信號線路54。一種模製化合物或囊封體116係沉積在半導體晶粒58及載體106之上以提供實體支撐及電性隔離給該裝置。該覆晶半導體裝置係提供從半導體晶粒58上的主動元件到PCB 52上的導電跡線之短的導電路徑，以便縮短信號傳遞距離、降低電容以及改善整體電路效能。在另一實施例中，半導體晶粒58可在無中間載體106的情況下，利用覆晶型第一層級的封裝直接機械及電連接至PCB 52。
圖3a係展示一具有一種例如是矽、鍺、砷化鎵、磷化銦或矽碳化物的主體基板材料122以供結構支撐的半導體晶圓120。如上所述，複數個半導體晶粒或構件124係形成在晶圓120上，其係藉由非主動的晶粒間的晶圓區域或切割道126來加以分開。切割道126係提供切割區域以單粒化半導體晶圓120成為個別的半導體晶粒124。
圖3b係展示半導體晶圓120的一部份的橫截面圖。每個半導體晶粒124係具有一背表面128以及包含類比或數位電路的主動表面130，該些類比或數位電路被實施為形成在該晶粒內且根據該晶粒的電設計及功能電互連的主動元件、被動元件、導電層以及介電層。例如，該電路可包含一或多個電晶體、二極體以及其它形成在主動表面130內之電路元件以實施類比電路或數位電路，例如數位信號處理器(DSP)、ASIC、記憶體或是其它信號處理電路。半導體晶粒124亦可包含整合被動裝置(IPD)，例如電感器、電容器及電阻器，以供RF信號處理使用。在一實施例中，半導體晶粒124是一覆晶型裝置。
一導電層132係利用PVD、CVD、電解的電鍍、無電的電鍍製程、或是其它合適的金屬沉積製程而形成在主動表面130之上。導電層132可以是一或多層的Al、Cu、Sn、Ni、Au、Ag、或是其它合適的導電材料。導電層132係運作為接觸墊，該些接觸墊係電連接至主動表面130上的電路。如同圖3b中所示，導電層132可形成為接觸墊，該些接觸墊係 和半導體晶粒124的邊緣隔一第一距離而並排地加以設置。或者是，導電層132可形成為接觸墊，該些接觸墊是以多個列加以偏置，使得一第一列的接觸墊係和該晶粒的邊緣隔一第一距離地加以設置，並且一和該第一列交錯的第二列的接觸墊係和該晶粒的邊緣隔一第二距離地加以設置。
一絕緣或保護層134係利用PVD、CVD、網版印刷、旋轉塗覆、注入塗覆、或是噴霧塗覆保形地被施加在主動表面130之上。該絕緣層134係包含一或多層的二氧化矽(SiO2)、矽氮化物(Si3N4)、氮氧化矽(SiON)、五氧化二鉭(Ta2O5)、鋁氧化物(Al2O3)、低溫可固化聚合物介電質(亦即，在小於攝氏400度(℃)下固化)、或是其它具有類似絕緣及結構的性質之材料。該絕緣層134係覆蓋並且提供保護給主動表面130。絕緣層134的一部分係藉由利用雷射136的雷射直接剝蝕(LDA)或是其它適當的製程來加以移除，以露出導電層132並且提供用於後續的電互連。
在圖3c中，半導體晶圓120係利用一鋸刀或雷射切割工具138透過切割道126而被單粒化成為半導體晶粒的條帶或是個別的半導體晶粒124。
圖4a-4d係相關於圖1及2a-2c來描繪一形成一用於3D Fo-PoP的具有垂直的互連之基板的製程。在圖4a中，一導電層140係利用一例如是Cu箔疊層、印刷、PVD、CVD、濺鍍、電解的電鍍、以及無電的電鍍之金屬沉積製程來加以形成。導電層140可以是一或多層的Cu、Sn、Ni、Au、Ag、鈦(Ti)、鎢(W)或是其它適當的導電材料。在一實施例中，導電層140是Cu箔或Cu膜。導電層、導電墊或是導電柱142係形成在導電層140之上。導電墊142是Cu、Sn、Ni、Au、Ag、Ti、W或是其它適當的 導電材料。導電墊142係利用Cu箔疊層、印刷、PVD、CVD、濺鍍、電解的電鍍、無電的電鍍、回蝕、或是製程的組合而被沉積或圖案化在導電層140之上。導電層140係作用為一用於導電墊142的支撐層。在一實施例中，導電墊142是Cu並且利用一回蝕製程來加以形成。導電墊142係具有一至少20微米(μm)的高度。在一實施例中，導電墊142係具有一100μm或是更小的高度。導電墊142的一間距P是0.50毫米(mm)或是更小。導電層142可包含一形成在導電層140之上的選配的Cu圖案或是電路構件。
在圖4b中，一絕緣或保護層144係形成在導電層140及142之上。絕緣層144係包含一或多個疊層之聚四氟乙烯預浸物(prepreg)、FR-4、FR-1、CEM-1或是CEM-3、或是其它具有類似絕緣及結構的性質之材料。絕緣層144進一步包含一環氧樹脂、樹脂或是具有一加強的纖維或織物的聚合物，例如是酚醛棉紙、環氧樹脂、樹脂、玻璃布、磨砂玻璃、聚酯以及其它加強的纖維或織物。在一替代實施例中，絕緣層144係包含一模製化合物、具有或是不具有填充物的聚合物介電質、一或多層的SiO2、Si3N4、SiON、Ta2O5、Al2O3、或是其它具有類似絕緣及結構的性質之材料。絕緣層144係利用在加熱或無加熱下的真空或加壓疊層、PVD、CVD、網版印刷、旋轉塗覆、噴霧塗覆、注入塗覆、燒結、熱氧化、或是其它適當的製程來加以沉積。在一實施例中，絕緣層144是一預浸的片、捲或是帶，其係包含一利用玻璃布纖維強化並且利用在加熱或無加熱下的真空或加壓疊層沉積的聚合物基體(matrix)。在一替代實施例中，絕緣層144係包含一種被選擇成具有一類似於Cu的熱膨脹係數(CTE)，亦即在Cu的CTE的10ppm/℃之內的CTE的材料。被選擇用於絕緣層144的材料(例如是預浸物)係強化該 半導體封裝的整體強度並且改善封裝翹曲，尤其是在150℃到260℃的溫度下。
在圖4c中，導電層140係藉由蝕刻或其它適當的製程來加以完全地移除。導電墊142係維持內嵌在絕緣層144中。絕緣層144以及內嵌的導電墊142係一起構成一基板或是PCB板146。
在圖4d中，PCB板146的一部分係藉由衝壓(punching)、壓印(stamping)、水刀切割、機械式鑽孔或切割、利用雷射148的LDA、蝕刻、或是其它適當的製程來加以移除，以形成開口150。PCB板146係形成一包含開口150的預先製備的纖維強化的複合片材。開口150係相對於導電墊142而被形成在中心。開口150係完全穿過PCB板146的絕緣層144來加以形成，並且從該PCB板146的一第一表面152延伸到PCB板146的相對該第一表面的一第二表面154。開口150是方形、矩形、圓形、橢圓形、多邊形、或是任何其它形狀。開口150的一尺寸係提供一用於後續安裝半導體晶粒的空間。在一實施例中，開口150係具有一大致方形的覆蓋區並且被形成為大到足以容納來自圖3c的半導體晶粒124。此外，PCB板146係沿著邊緣156藉由一類似被用來形成開口150的製程，例如衝壓、壓印、水刀切割、機械式鑽孔或切割、利用雷射148的LDA、蝕刻、或是其它適當的製程來加以分開成為個別的PCB單元146a。PCB板146可以在和形成開口150相同的製程步驟中被分開成為個別的PCB單元146a。例如，在一衝壓或壓印製程中，PCB板146係被分開成為個別的PCB單元146a，而同時開口150係加以形成。在一替代實施例中，PCB板146係在無開口150下被分開成為個別的PCB單元，並且具有一方形、矩形、十字形(+)、斜角的或"L 形"、圓形、橢圓形、六邊形、八邊形、星形、或是任何幾何成形的覆蓋區。
圖5a-5d係相關於圖1及2a-2c來描繪一形成一用於3D Fo-PoP的具有垂直的互連之基板的替代的製程。圖5a係展示基板或載體160的一部分，該基板或載體160係包含臨時或犧牲的基底材料，例如矽、鋼、鍺、砷化鎵、磷化銦、矽碳化物、樹脂、鈹氧化物、玻璃、或是其它用於結構的支撐之適當的低成本剛性材料。一介面層或雙面帶162係形成在載體160之上，以作為一臨時的黏著接合膜、蝕刻停止層或釋放層。
導電層140係利用一例如是Cu箔疊層、印刷、PVD、CVD、濺鍍、電解的電鍍、以及無電的電鍍之金屬沉積製程來加以形成在介面層162及載體160之上。導電層140可以是一或多層的Cu、Sn、Ni、Au、Ag、Ti、W或是其它適當的導電材料。在一實施例中，導電層140是Cu箔或Cu膜。導電層、導電墊或是導電柱142係形成在導電層140之上。導電墊142是Cu、Sn、Ni、Au、Ag、Ti、W或是其它適當的導電材料。導電墊142係利用Cu箔疊層、印刷、PVD、CVD、濺鍍、電解的電鍍、無電的電鍍、回蝕、或是製程的組合而被沉積或是圖案化在導電層140之上。導電層140係作用為一用於導電墊142之額外的支撐層。在一實施例中，導電墊142是Cu並且利用一回蝕製程來加以形成。在一實施例中，導電墊142係具有一100μm或是更小的高度。導電墊142的一間距P是0.50mm或是更小。導電層142可包含一形成在導電層140之上的選配的Cu圖案或是電路構件。
在圖5b中，一絕緣或保護層144係形成在導電層140及142之上。絕緣層144係包含一或多個疊層的預浸物，FR-4、FR-1、CEM-1或CEM-3、或是其它具有類似絕緣及結構的性質之材料。絕緣層144進一步包 含一環氧樹脂、樹脂或是具有一加強的纖維或織物的聚合物，例如是酚醛棉紙、環氧樹脂、樹脂、玻璃布、磨砂玻璃、聚酯以及其它加強的纖維或織物。在一替代實施例中，絕緣層144係包含一模製化合物、具有或是不具有填充物的聚合物介電質、一或多層的SiO2、Si3N4、SiON、Ta2O5、Al2O3、或是其它具有類似絕緣及結構的性質之材料。絕緣層144係利用在加熱或無加熱下的真空或加壓疊層、PVD、CVD、網版印刷、旋轉塗覆、噴霧塗覆、注入塗覆、燒結、熱氧化、或是其它適當的製程來加以沉積。在一實施例中，絕緣層144是一預浸的片、捲或是帶，其係包含一利用玻璃布纖維強化並且利用在加熱或無加熱下的真空或加壓疊層沉積的聚合物基體。在一替代實施例中，絕緣層144係包含一種被選擇成具有一類似於Cu的CTE，亦即在Cu的CTE的10ppm/℃之內的CTE之材料。被選擇用於絕緣層144的材料(例如是預浸物)係強化該半導體封裝的整體強度並且改善封裝翹曲，尤其是在150℃到260℃的溫度下。
在圖5c中，載體160以及介面層162係藉由化學蝕刻、機械式剝離、化學機械平坦化(CMP)、機械式研磨、熱烘烤、UV光、雷射掃描、或是濕式剝除以從PCB板146來加以移除。此外，導電層140係藉由蝕刻或其它適當的製程來加以完全地移除，以留下包含內嵌在絕緣層144中的導電墊142之PCB板146。
在圖5d中，PCB板146的一部分係藉由衝壓、壓印、水刀切割、機械式鑽孔或切割、利用雷射148的LDA、蝕刻、或是其它適當的製程來加以移除，以形成開口150。PCB板146係形成一包含開口150的預先製備的纖維強化的複合片材。開口150係相對於導電墊142而被形成在中 心。開口150係完全穿過PCB板146的絕緣層144來加以形成，並且從該PCB板146的一第一表面152延伸到PCB板146的相對該第一表面的一第二表面154。開口150是方形、矩形、圓形、橢圓形、多邊形、或是任何其它形狀。開口150的一尺寸係提供一用於後續安裝半導體晶粒的空間。在一實施例中，開口150係具有一大致方形的覆蓋區，並且形成大到足以容納來自圖3c的半導體晶粒或構件124。此外，PCB板146係沿著邊緣156藉由一類似被用來形成開口150的製程，例如衝壓、壓印、水刀切割、機械式鋸開或切割、利用雷射148的LDA、蝕刻、或是其它適當的製程而被分開成為個別的PCB單元146a。PCB板146可以在和形成開口150相同的製程步驟中被分開成為個別的PCB單元146a。例如，在一衝壓或壓印製程中，PCB板146係被分開成為個別的PCB單元146a，而同時開口150係加以形成。在一替代實施例中，PCB板146係在無開口150下被分開成為個別的PCB單元，並且具有一方形、矩形、十字形(+)、斜角或"L形"、圓形、橢圓形、六邊形、八邊形、星形、或是任何幾何成形的覆蓋區。
圖6a-6d係相關於圖1及2a-2c來描繪一形成一用於3D Fo-PoP的具有垂直的互連之基板之替代的製程。在圖6a中，導電層140係利用一例如是Cu箔疊層、印刷、PVD、CVD、濺鍍、電解的電鍍、以及無電的電鍍之金屬沉積製程來加以形成。導電層140可以是一或多層的Cu、Sn、Ni、Au、Ag、Ti、W或是其它適當的導電材料。在一實施例中，導電層140是Cu箔或Cu膜。導電層140可以是形成在一用於結構的支撐的載體之上，例如是載體160及介面層162之上。導電層、導電墊或是導電柱142係形成在導電層140之上。導電墊142是Cu、Sn、Ni、Au、Ag、Ti、W 或是其它適當的導電材料。導電墊142係利用Cu箔疊層、印刷、PVD、CVD、濺鍍、電解的電鍍、無電的電鍍、回蝕、或是製程的組合而被沉積或是圖案化在導電層140之上。導電層140係作用為一用於導電墊142的支撐層。在一實施例中，導電墊142是Cu，並且是利用壓印或衝壓製程來加以形成。開口164係利用一壓印製程、衝壓製程、或是其它適當的製程而被形成在導電層140中。開口164係相鄰導電墊142而在一用於後續安裝的半導體晶粒之區域中加以形成。在一實施例中，導電墊142係具有一100μm或是更小的高度。導電墊142的一間距是0.50mm或是更小。導電層142可包含一形成在導電層140之上的選配的Cu圖案或是電路構件。
在圖6b中，一絕緣或保護層144係形成在導電層140及142之上。絕緣層144係包含一或多個疊層的預浸物、FR-4、FR-1、CEM-1或CEM-3、或是其它具有類似絕緣及結構的性質之材料。絕緣層144進一步包含一環氧樹脂、樹脂或是具有一加強的纖維或織物的聚合物，例如是酚醛棉紙、環氧樹脂、樹脂、玻璃布、磨砂玻璃、聚酯以及其它加強的纖維或織物。在一替代實施例中，絕緣層144係包含一模製化合物、具有或是不具有填充物的聚合物介電質、一或多層的SiO2、Si3N4、SiON、Ta2O5、Al2O3、或是其它具有類似絕緣及結構的性質之材料。絕緣層144係利用在加熱或無加熱下的真空或加壓疊層、PVD、CVD、網版印刷、旋轉塗覆、噴霧塗覆、注入塗覆、燒結、熱氧化、或是其它適當的製程來加以沉積。在一實施例中，絕緣層144是一預浸的片、捲或是帶，其係包含一利用玻璃布纖維強化並且利用在加熱或無加熱下的真空或加壓疊層沉積的聚合物基體。在一替代實施例中，絕緣層144係包含一種被選擇成具有一類似於Cu的CTE， 亦即在Cu的CTE的10ppm/℃之內的CTE之材料。被選擇用於絕緣層144的材料(例如是預浸物)係強化該半導體封裝的整體強度並且改善封裝翹曲，尤其是在150℃到260℃的溫度下。
在圖6c中，導電層140係藉由蝕刻或其它適當的製程來加以完全地移除，以留下包含內嵌在絕緣層144中的導電墊142之PCB板146。在導電層140被移除後，絕緣層144的一部分166係從PCB板146突出。絕緣層144的表面168係與絕緣層144的表面154為非共平面的。
在圖6d中，PCB板146的一部分係藉由衝壓、壓印、水刀切割、機械式鑽孔或切割、利用雷射148的LDA、蝕刻、或是其它適當的製程來加以移除，以形成開口150。PCB板146係形成一包含開口150的預先製備的纖維強化的複合片材。開口150係相對於導電墊142而被形成在中心。開口150係完全穿過PCB板146的絕緣層144來加以形成，並且從該PCB板146的一第一表面152延伸到PCB板146的相對該第一表面的一第二表面154。開口150是方形、矩形、圓形、橢圓形、多邊形、或是任何其它形狀。開口150的一尺寸係提供一用於後續安裝半導體晶粒的空間。在一實施例中，開口150係具有一大致方形的覆蓋區，並且被形成大到足以容納來自圖3c的半導體晶粒或構件124。此外，PCB板146係沿著邊緣156藉由一類似被用來形成開口150的製程，例如衝壓、水刀切割、機械式鋸開或切割、利用雷射148的LDA、蝕刻、或是其它適當的製程而被分開成為個別的PCB單元146a。PCB板146可以在和形成開口150相同的製程步驟中被分開成為個別的PCB單元146a。例如，在一衝壓或壓印製程中，PCB板146係被分開成為個別的PCB單元146a，而同時開口150係加以形成。 在一替代實施例中，PCB板146係在無開口150下被分開成為個別的PCB單元，並且具有一方形、矩形、十字形(+)、斜角或"L形"、圓形、橢圓形、六邊形、八邊形、星形、或是任何幾何成形的覆蓋區。
圖7a-7e係相關於圖1及2a-2c來描繪一形成一用於3D Fo-PoP的具有垂直的互連之基板之替代的製程。在圖7a中，一絕緣或保護層144係被設置。絕緣層144係包含一或多個疊層的預浸物、FR-4、FR-1、CEM-1或CEM-3、或是其它具有類似絕緣及結構的性質之材料。絕緣層144進一步包含一環氧樹脂、樹脂或是具有一加強的纖維或織物的聚合物，例如是酚醛棉紙、環氧樹脂、樹脂、玻璃布、磨砂玻璃、聚酯以及其它加強的纖維或織物。在一替代實施例中，絕緣層144係包含一模製化合物、具有或是不具有填充物的聚合物介電質、一或多層的SiO2、Si3N4、SiON、Ta2O5、Al2O3、或是其它具有類似絕緣及結構的性質之材料。絕緣層144係利用在加熱或無加熱下的真空或加壓疊層、PVD、CVD、網版印刷、旋轉塗覆、噴霧塗覆、注入塗覆、燒結、熱氧化、或是其它適當的製程來加以沉積。在一實施例中，絕緣層144是一預浸的片、捲或是帶，其係包含一利用玻璃布纖維強化並且利用在加熱或無加熱下的真空或加壓疊層沉積的聚合物基體。在一替代實施例中，絕緣層144係包含一種被選擇成具有一類似於Cu的CTE，亦即在Cu的CTE的10ppm/℃之內的CTE之材料。被選擇用於絕緣層144的材料(例如是預浸物)係強化該半導體封裝的整體強度並且改善封裝翹曲，尤其是在150℃到260℃的溫度下。
在圖7b中，絕緣層144的一部分係被移除以形成開口170。開口170係藉由鑽孔、LDA、高能的水刀、蝕刻、或是其它適當的製程來加 以形成。開口170係延伸而部分穿透絕緣層144。在形成開口170之後，開口170係進行一除膠(desmearing)或清洗製程。
在圖7c中，一導電層140係利用一例如是Cu箔疊層、印刷、PVD、CVD、濺鍍、電解的電鍍、以及無電的電鍍之金屬沉積製程來加以形成在絕緣層144之上。導電層140可以是一或多層的Cu、Sn、Ni、Au、Ag、鈦(Ti)、鎢(W)、或是其它適當的導電材料。在一實施例中，導電層140是Cu箔或Cu膜。導電層140係填入在絕緣層144中的開口170，以形成導電層、導電墊或是導電柱142。在一實施例中，導電層140及導電墊142係在單一沉積製程期間加以形成。在另一實施例中，導電層140及導電墊142係以多個沉積製程來加以形成。例如，導電層140及導電墊142係藉由無電的Cu電鍍以及一種兩個步驟的電解的Cu電鍍製程來加以形成。導電墊142係具有一至少20微米(μm)的高度。在一實施例中，導電墊142係具有一100μm或是更小的高度。導電墊142的一間距是0.50毫米(mm)或是更小。導電層142可包含一形成在絕緣層144之上的選配的Cu圖案或是電路構件。
在圖7d中，導電層140係藉由蝕刻或其它適當的製程來加以完全地移除。導電墊142係維持內嵌在絕緣層144中。絕緣層144以及內嵌的導電墊142係一起構成一基板或是PCB板146。
在圖7e中，PCB板146的一部分係藉由衝壓、壓印、水刀切割、機械式鑽孔或切割、利用雷射148的LDA、蝕刻、或是其它適當的製程來加以移除，以形成開口150。PCB板146係形成一包含開口150的預先製備的纖維強化的複合片材。開口150係相對於導電墊142而被形成在中心。開口150係完全穿過PCB板146的絕緣層144來加以形成，並且從該 PCB板146的一第一表面152延伸到PCB板146的相對該第一表面的一第二表面154。開口150是方形、矩形、圓形、橢圓形、多邊形、或是任何其它形狀。開口150的一尺寸係提供一用於後續安裝半導體晶粒的空間。在一實施例中，開口150係具有一大致方形的覆蓋區，並且被形成大到足以容納來自圖3c的半導體晶粒或構件124。此外，PCB板146係沿著邊緣156藉由一類似被用來形成開口150的製程，例如衝壓、壓印、水刀切割、機械式鑽孔或切割、利用雷射148的LDA、蝕刻、或是其它適當的製程來加以分開成為個別的PCB單元146a。PCB板146可以在和形成開口150相同的製程步驟中被分開成為個別的PCB單元146a。例如，在一衝壓或壓印製程中，PCB板146係被分開成為個別的PCB單元146a，而同時開口150係加以形成。在一替代實施例中，PCB板146係在無開口150下被分開成為個別的PCB單元，並且具有一方形、矩形、十字形(+)、斜角或"L形"、圓形、橢圓形、六邊形、八邊形、星形、或是任何幾何成形的覆蓋區。
圖8a-8c係展示用於一3D Fo-PoP的具有開口及垂直的互連之基板的平面圖。圖8a係從圖4d、5d、6d或7e繼續，並且展示PCB板146被形成為個別的具有開口150的PCB單元146a。個別的PCB單元146a可以藉由絕緣層144的部分144a來加以連接。絕緣層144的部分144a係提供用於該PCB板146的應力釋放。或者是，PCB板146可以是完全被分開成為未藉由PCB板146的一部分連接的個別的PCB單元146b，即如同在圖8b中所示者。在另一實施例中，PCB板146係被形成為個別的PCB單元146c，即如同在圖8c中所示者。PCB單元146c並不包含開口150。而是，PCB單元146c係以一種適合用於設置在來自圖3c的半導體晶粒124的側邊的周圍 或是提供一用於半導體晶粒124的設置之區域的形狀來加以配置。PCB單元146c可包含連鎖的(interlocking)覆蓋區，該些覆蓋區係具有方形及矩形的形狀、十字形(+)、斜角或"L形"、圓形或橢圓形的形狀、六邊形的形狀、八邊形的形狀、星形、或是任何其它幾何形狀。PCB單元146a-146c係包含多個列的導電墊142。導電墊142可以相隔絕緣層144的邊緣一第一距離並排地加以設置。或者是，導電墊142可以用多個列來加以偏置，使得一第一列的導電墊142係相隔開口150一第一距離來加以設置，而和該第一列交錯的一第二列的導電墊142係相隔開口150一第二距離來加以設置。
圖9a-9l係相關於圖1及2a-2c來描繪一形成具有一內嵌的基板以及垂直的互連之3DFo-PoP的製程。在圖9a中，具有個別的PCB單元146a之PCB板146係被對準且疊層在臨時的載體180及介面層182上。臨時的載體或基板180係包含臨時或犧牲的基底材料，例如矽、鋼、鍺、砷化鎵、磷化銦、矽碳化物、樹脂、鈹氧化物、玻璃、或是其它用於結構的支撐之適當的低成本剛性材料。一介面層或雙面帶182係形成在載體180之上，以作為一臨時的黏著接合膜、蝕刻停止層或釋放層。或者是，個別的PCB單元146b或146c係利用一拾放操作而被安裝且疊層在臨時的載體180及介面層182上。在將PCB單元146a-146c疊層到載體180之前，對準或虛擬的半導體晶粒可被置放在該載體180及介面層182上。在一實施例中，在將PCB單元146a-146c設置在載體180上之前，PCB單元146a-146c係藉由一透明的真空夾頭來加以保持以用於對準。
在圖9b中，來自圖3c的半導體晶粒124係在主動表面130被定向朝向該載體下，利用一拾放操作而被安裝到介面層182及載體180。 在一實施例中，半導體晶粒124是一覆晶類型的裝置。在另一實施例中，半導體晶粒124可以是一半導體封裝，例如一無凸塊的扇出晶圓級晶片尺寸封裝(Fo-WLCSP)、接合導線封裝、覆晶LGA、無凸塊的覆晶BGA、或是QFN封裝。半導體晶粒124係被壓入介面層182中，使得絕緣層134係被設置到該介面層中。介於PCB單元146a-146c的絕緣層144的內部邊緣184以及半導體晶粒124之間的間隙或距離是至少25μm。
在圖9c中，一種囊封體或模製化合物186係利用一膏印刷、壓縮模製、轉移模製、液體囊封體模製、真空疊層、旋轉塗覆、或是其它適當的施用器而沉積在半導體晶粒124、PCB單元146a-146c、臨時的載體180、以及介面層182之上。囊封體186可以是聚合物複合材料，例如具有填充物的環氧樹脂、具有填充物的環氧丙烯酸酯、或是具有適當的填充物的聚合物。囊封體186是不導電的，並且在環境上保護該半導體裝置免於外部的元素及污染物。在沉積囊封體之前，該結構可以進行一高壓退火製程。囊封體186以及內嵌的半導體晶粒124及PCB單元146a-146c係構成一扇出複合的基板或重組晶圓188。
在圖9d中，載體180及介面層182係藉由化學蝕刻、機械式剝離、CMP、機械式研磨、熱烘烤、UV光、雷射掃描、或是濕式剝除來加以移除，以使得一互連結構在半導體晶粒124的主動表面130、PCB單元146a-146c以及囊封體186之上的形成變得容易。
在圖9e中，一堆積的互連結構190係形成在半導體晶粒124、PCB單元146a-146c以及囊封體186之上。一絕緣或保護層192係利用PVD、CVD、印刷、狹縫塗覆、旋轉塗覆、噴霧塗覆、注入塗覆、疊層、燒 結或是熱氧化，以形成在半導體晶粒124、PCB單元146a-146c以及囊封體186之上。該絕緣層192係包含一或多層的SiO2、Si3N4、SiON、Ta2O5、Al2O3、具有或不具有填充物或纖維的聚合物介電質光阻、或是其它具有類似的結構及絕緣性質的材料。絕緣層192的一部分係藉由一曝光或顯影製程、LDA、蝕刻、或是其它適當的製程來加以移除，以在PCB單元146a-146c的導電墊142之上以及在半導體晶粒124的導電層132之上形成開口。
一導電層或RDL 194係利用一圖案化及金屬沉積製程，例如是濺鍍、電解的電鍍、以及無電的電鍍來形成在絕緣層192之上。導電層194可以是一或多層的Al、Ti、TiW、Cu、Sn、Ni、Au、Ag、或是其它適當的導電材料。導電層194的一部分係電連接至半導體晶粒124的接觸墊132。導電層194的另一部分係電連接至PCB單元146a-146c的導電墊142。根據半導體晶粒124的設計及功能，導電層194的其它部分可以是電性共通或是電性隔離的。
一絕緣或保護層196係利用PVD、CVD、印刷、狹縫塗覆、旋轉塗覆、噴霧塗覆、注入塗覆、疊層、燒結、或是熱氧化以形成在絕緣層192及導電層194之上。該絕緣層196係包含一或多層的SiO2、Si3N4、SiON、Ta2O5、Al2O3、具有或不具有填充物或纖維的聚合物介電質光阻、或是其它具有類似的結構及絕緣性質的材料。絕緣層196的一部分可藉由一曝光或顯影製程、LDA、蝕刻、或是其它適當的製程來加以移除，以露出導電層194。
一導電層或RDL 198係利用一圖案化及金屬沉積製程，例如是濺鍍、電解的電鍍、以及無電的電鍍來形成在導電層194及絕緣層196 之上。導電層198可以是一或多層的Al、Ti、TiW、Cu、Sn、Ni、Au、Ag、或是其它適當的導電材料。導電層198的一部分係電連接至導電層194。根據半導體晶粒124的設計及功能，導電層198的其它部分可以是電性共通或是電性隔離的。
一絕緣或保護層200係利用PVD、CVD、印刷、狹縫塗覆、旋轉塗覆、噴霧塗覆、注入塗覆、疊層、燒結、或是熱氧化以形成在絕緣層196及導電層198之上。該絕緣層200係包含一或多層的SiO2、Si3N4、SiON、Ta2O5、Al2O3、具有或不具有填充物或纖維的聚合物介電質光阻、或是其它具有類似的結構及絕緣性質的材料。絕緣層200的一部分可藉由一曝光或顯影製程、LDA、蝕刻、或是其它適當的製程來加以移除，以露出導電層198。
內含在堆積的互連結構190內之絕緣層及導電層的數目係依據該電路的繞線設計的複雜度而定，並且隨之做改變。於是，堆積的互連結構190可包含任意數目的絕緣層及導電層，以使得相關半導體晶粒124的電互連變得容易。
一種導電的凸塊材料係利用一蒸鍍、電解的電鍍、無電的電鍍、球式滴落、或是網版印刷製程，以沉積在堆積的互連結構190之上並且電連接至導電層198之露出的部分。該凸塊材料可以是具有一選配的助熔溶劑之Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料及其之組合。例如，該凸塊材料可以是共晶Sn/Pb、高鉛的焊料、或是無鉛的焊料。該凸塊材料係利用一適當的安裝或接合製程而被接合到導電層198。在一實施例中，該凸塊材料係藉由加熱該材料超過其熔點來加以回焊，以形成球狀的球或凸 塊202。在某些應用中，凸塊202係被回焊第二次以改善至導電層198的電性接觸。一凸塊底部金屬化(UBM)可被形成在凸塊202之下。凸塊202亦可以被壓縮接合到導電層198。凸塊202係代表一種類型的互連結構，其可被形成在導電層198之上。該互連結構亦可以使用柱形凸塊、微凸塊、或是其它電互連。
在圖9f中，背面研磨帶204係利用疊層或是其它適當的施加製程而被施加在堆積的互連結構190之上。背面研磨帶204係接觸堆積的互連結構190的絕緣層200及凸塊202。背面研磨帶204係依循凸塊202的一表面的輪廓。背面研磨帶204係包含具有耐熱性高達270℃的膠帶。背面研磨帶204亦包含具有一熱釋放的功能之膠帶。背面研磨帶204的例子係包含UV帶HT 440以及非UV帶MY-595。背面研磨帶204係提供結構的支撐，以用於囊封體186的一部分從囊封體186的一與堆積的互連結構190相對的背表面206之後續的背面研磨以及移除。
囊封體186的背表面206係利用研磨機208來進行一研磨操作，以平坦化及降低囊封體186以及半導體晶粒124的一厚度。該研磨操作係移除囊封體的一部分而低到半導體晶粒124的背表面128。一化學蝕刻亦可被利用以平坦化及移除囊封體186以及半導體晶粒124的一部分。一化學蝕刻、CMP或是電漿乾式蝕刻亦可被利用以消除背面研磨對於半導體晶粒124及囊封體186的損壞及殘留物應力，以強化該封裝強度。在一實施例中，在背面研磨之後，絕緣層144係比半導體晶粒124薄，並且囊封體186係維持在絕緣層144之上。在一替代實施例中，在背面研磨之後，絕緣層144係被選擇為和半導體晶粒124的厚度相同的厚度。
在圖9g中，囊封體186的一部分係從PCB單元146a-146c之上被移除，以形成開口210。PCB單元146a-146c的絕緣層144的一部分係被移除以露出導電墊142的部分。開口210係包含一垂直或傾斜的側壁，並且從囊封體186的一背表面延伸而完全穿過囊封體186並且部分地穿透PCB單元146a-146c。開口210係藉由鑽孔、利用雷射212的LDA、高能的水刀、蝕刻、或是其它適當的製程來加以形成。在形成開口210之後，開口210係進行一除膠或清洗製程。在背面研磨或支撐帶204被附接在互連結構190之上時，開口210係加以形成並且接著被清洗。藉由在半導體晶粒124的一週邊區域中穿過囊封體186及PCB單元146a-146c來形成開口210，導電墊142的一部分係從囊封體186的一背面露出。開口210係被配置以提供後續用於半導體晶粒124的3D電互連。在一實施例中，一例如是Cu有機可焊性保護劑(OSP)的塗覆係被施加至露出的導電墊142以避免Cu氧化。在一替代實施例中，焊料膏係被印刷在導電墊142的一表面上並且被回焊，以形成一焊料蓋並且保護導電墊142的表面。
在圖9h中，背面研磨帶204係在開口210被形成後加以移除。重組晶圓188係包含半導體晶粒124以及內嵌在囊封體186中的PCB單元146a-146c。導電墊142係透過穿透囊封體186並且穿透PCB單元146a-146c的絕緣層144所形成的開口210而被露出。互連結構190係將半導體晶粒124電性連接至位在半導體晶粒124的一覆蓋區之外的導電墊142。
圖9i係展示來自圖9h的具有一內嵌的基板以及垂直的互連之3D扇出半導體封裝的平面圖。PCB單元146a以及半導體晶粒124係被嵌入在囊封體186中。在重組晶圓層級的每個半導體封裝係藉由具有一至 少25μm的寬度W1之切割道220來加以分開。半導體晶粒124係被安裝在每個PCB單元146a的開口之中。在PCB單元146a的內部邊緣184以及半導體晶粒124之間的間隙或距離D1是至少25μm。囊封體186係形成在PCB單元146a的一外部邊緣222以及一半導體封裝的藉由切割道220所界定的邊緣224之間。在PCB單元146a的外部邊緣222以及切割道220之間的間隙或距離D2係大於0μm。或者是，PCB單元146a的外部邊緣222係界定該半導體封裝的邊緣，因而沒有囊封體形成在PCB單元146a以及切割道220之間。PCB單元146a係藉由一具有一寬度W2以及一長度L1的間隙來加以分開。長度L1係代表在絕緣層144的部分144a之間的距離。寬度W2係代表在PCB單元146a之間的距離。囊封體186係填入在該重組晶圓層級的PCB單元146a之間的間隙。寬度W1以及長度L1可以是任何適合用於提供應力釋放至該半導體封裝的尺寸。或者是，沒有間隙形成在PCB單元146a之間，並且切割道220在單粒化之前係保持被填入絕緣層144。
圖9j係展示一替代的具有一內嵌的基板以及垂直的互連之3D扇出半導體封裝的平面圖。PCB單元146b以及半導體晶粒124係被嵌入在囊封體186中。在該重組晶圓層級的每個半導體封裝係藉由具有一至少25μm的寬度W1的切割道220加以分開。半導體晶粒124係被安裝在每個PCB單元146b的開口之中。在PCB單元146a的內部邊緣184以及半導體晶粒124之間的間隙或距離D1是至少25μm。囊封體186係形成在PCB單元146b的一外部邊緣222以及一半導體封裝的藉由切割道220所界定的邊緣224之間。在PCB單元146b的外部邊緣222以及切割道220之間的間隙或距離D2係大於0μm。或者是，PCB單元146a的外部邊緣222係界定該 半導體封裝的邊緣，因而沒有囊封體形成在PCB單元146a以及切割道220之間。
圖9k係展示一替代的具有一內嵌的基板以及垂直的互連之3D扇出半導體封裝的平面圖。PCB單元146c係被設置在半導體晶粒124的每個側邊的附近。PCB單元146c係與相鄰的PCB單元146c分開，並且PCB單元146c係被設置有用於半導體晶粒124的空間或間隙。PCB單元146c以及半導體晶粒124係被嵌入在囊封體186中。在該重組晶圓層級的每個半導體封裝係藉由具有一至少25μm的寬度W1的切割道220來加以分開。該複數個PCB單元146c的每一個係由兩個相鄰的半導體晶粒124所共享。例如，一PCB單元146c係藉由切割道220加以分開，使得該PCB單元146c係被區分在兩個半導體封裝之間。
圖9l係展示一低輪廓的3D Fo-PoP半導體裝置。凸塊228係藉由利用一蒸鍍、電解的電鍍、無電的電鍍、球式滴落、網版印刷、壓縮接合、或是其它適當的製程來在導電墊142之上以及在開口210之內沉積一種導電的凸塊材料來加以形成。該凸塊材料可以是具有一選配的助熔溶劑之Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料及其之組合。例如，該凸塊材料可以是共晶Sn/Pb、高鉛的焊料、或是無鉛的焊料。該凸塊材料係利用一適當的安裝或接合製程而被接合到導電墊142。在一實施例中，該凸塊材料係藉由加熱該材料超過其熔點來加以回焊，以形成球狀的球或凸塊228。在某些應用中，凸塊228係被回焊第二次以改善至導電墊142的電性接觸。凸塊228係代表一種可被形成在導電墊142之上的互連結構類型。該互連結構亦可以使用接合線、導電膏、柱形凸塊、微凸塊、或是其它電互連。在 一實施例中，凸塊228係具有一高度小於開口210的一高度。在另一實施例中，凸塊228係具有一高度大於開口210的一高度。
在凸塊228的形成之後，重組晶圓188係利用一鋸刀或雷射切割工具而被單粒化，以形成Fo-PoP 230。Fo-PoP 230係利用形成在半導體晶粒124的一覆蓋區之外的垂直的互連以提供與一扇出內嵌的PCB的3D電互連。導電墊或柱142係構成垂直的互連並且電連接至互連結構190及凸塊228。於是，一用於下一層級的互連的3D互連係透過凸塊228、導電墊142、堆積的互連結構190以及半導體晶粒124來加以形成。在半導體晶粒124的一覆蓋區之上並無背面互連或RDL的情形下，該3D互連係提供用於半導體晶粒124的水平及垂直的電互連。Fo-PoP 230係包含細微間距的互連，其中在凸塊228之間的一間距是0.50mm或是更小。在一實施例中，導電墊142係具有一至少20μm而且小於100μm的高度H1。在另一實施例中，導電墊142的高度H1是半導體晶粒124的高度的至少一半。在一實施例中，絕緣層144係具有一至少30μm的高度H2。在另一實施例中，絕緣層144係具有一高度H2是導電墊142的高度H1的至少1.5倍。在又一實施例中，絕緣層144係具有一高度H2等於半導體晶粒124的高度。Fo-PoP 230的較小的封裝輪廓係藉由產生一薄的3D PoP裝置來改善該半導體裝置的熱效能、電性效能、以及翹曲特性。
圖10係展示一具有一內嵌的基板以及垂直的互連之經堆疊的3D Fo-PoP。經堆疊的半導體裝置232係包含堆疊在Fo-PoP 230之上的半導體裝置234。半導體裝置234係包含被安裝在中介體238之上的半導體晶粒236。在一實施例中，半導體裝置234的凸塊係被安裝在Fo-PoP 230的凸 塊228之上並且加以回焊，以合併且形成凸塊240並且將半導體裝置234電連接至Fo-PoP 230。
圖11係展示一安裝到一基板之經堆疊的3D Fo-PoP。經堆疊的半導體裝置250係包含安裝到電路板或基板252的Fo-PoP 230以及堆疊在Fo-PoP 230之上的半導體裝置234。在一實施例中，Fo-PoP 230係利用表面安裝技術(SMT)而被安裝到電路板或基板252，並且半導體裝置234係被設置在Fo-PoP 230之上。凸塊202及254係同時被回焊，以將Fo-Po 230電連接至半導體裝置234及基板252。
圖12係展示包含一背面支撐層之3D Fo-PoP的一替代實施例。在安裝半導體晶粒124於PCB單元146a-146b的開口之內或是在PCB單元146c之間前，一晶粒堆疊258係先加以形成。晶粒堆疊258係藉由在半導體晶圓120的一背表面被定向朝向支撐基板260下，安裝來自圖3c的半導體晶圓120至一支撐基板、支撐層或是矽虛擬晶圓260來加以形成。支撐基板260係包含基底材料，例如金屬、矽、聚合物、聚合物複合材料、陶瓷、玻璃、玻璃環氧樹脂、鈹氧化物、或是其它適當的低成本剛性材料或是基體半導體材料，以用於結構的支撐。支撐基板260的一CTE係根據一最終的封裝結構及應用的配置及設計來加以選擇，使得該基板的一CTE係產生一相關最終的半導體封裝的調諧效應。在一實施例中，支撐基板260係包含一種被選擇成具有一CTE是非常接近矽，例如是低CTE玻璃的一CTE之材料。支撐基板260的包含厚度、機械強度、熱性質以及絕緣的性質係根據一最終的封裝結構及應用的配置及設計來加以選擇。支撐基板260係提供用於薄化的半導體晶圓120之額外的支撐，並且保護半導體晶粒124 的背表面128。支撐基板260係避免薄化的主體基板材料122在接著形成的半導體封裝的傳輸及處理期間的毀壞。支撐基板260亦有助於該半導體晶圓以及半導體晶粒124的主體基板材料122的翹曲控制。
一黏著劑、接合層、介面層或是複合的保護層262係形成在支撐基板260之上。保護層262是一種晶粒附接黏著劑、環氧樹脂或是其它黏著材料。用於保護層262的材料係被選擇為具有良好的導熱度以及機械強度。在一實施例中，保護層是纖維或填充物強化的聚合物基體複合材料。在一實施例中，保護層262係具有一大於5μm的厚度，並且被疊層以支撐基板260。半導體晶圓120的背表面128係被安裝到支撐基板260之上的保護層262。或者是，半導體晶圓120的背表面128係直接被安裝到支撐基板260，而不是保護層262。
薄化的半導體晶圓120、支撐基板260以及保護層262係利用一鋸刀或雷射切割工具透過切割道126而被單粒化成為個別的晶粒堆疊258。支撐基板260係和半導體晶粒124共同延伸的，使得支撐基板260的一覆蓋區的一區域係等同於半導體晶粒124的一覆蓋區的一區域。具有支撐基板260之薄化的半導體晶粒124係提供降低的高度給需要降低的封裝高度之封裝，並且進一步提供額外的結構的支撐、降低封裝翹曲、並且使得後續的處理及傳輸變得容易。
類似於在圖9b中所示的製程，在主動表面130被定向朝向載體180下，晶粒堆疊258係利用一拾放操作而被安裝到介面層182及載體180。晶粒堆疊258係根據在圖9c-9l中所示的製程來加以處理。在囊封之後，支撐基板260係提供額外的保護給半導體晶粒124，以避免產生自該研磨操 作的機械式損壞。或者是，支撐基板260可以在該研磨操作期間被完全地移除，此係留下部分的保護層262在半導體晶粒124之上。在圖12中的Fo-PoP 264係包含在保護層262之上的支撐基板260，該保護層262係形成在半導體晶粒124之上。Fo-PoP 264係利用形成在半導體晶粒124的一覆蓋區之外的垂直的互連以提供與一扇出內嵌的PCB的3D電互連。Fo-PoP 264係包含細微間距的互連，其中在導電墊142之間的一間距是0.50mm或是更小。在一實施例中，導電墊142係具有一至少20μm而且小於100μm的高度。在另一實施例中，導電墊142的高度是半導體晶粒124或晶粒堆疊258的高度的至少一半。在一實施例中，絕緣層144係具有一至少30μm的高度。在另一實施例中，絕緣層144係具有一高度是導電墊142的高度的至少1.5倍。在又一實施例中，絕緣層144係具有一高度是等於半導體晶粒124或晶粒堆疊258的高度。Fo-PoP 264之較小的封裝輪廓係藉由產生一薄的3D PoP裝置來改善該半導體裝置的熱效能、電性效能、以及翹曲特性。
圖13是包含一散熱層的3D Fo-PoP之一替代實施例。從圖9h繼續，一導電層270以及黏著、接合或絕緣層272係在開口210的形成之前或之後，形成在囊封體186以及半導體晶粒124的背面上。在一實施例中，導電層270係作用為一散熱器以強化從半導體晶粒124的熱耗散，並且改善3D Fo-PoP 274的熱效能。在另一實施例中，導電層270係作用為一用於阻擋或吸收EMI、RFI、諧波失真以及其它干擾的屏蔽層。Fo-PoP 274係利用形成在半導體晶粒124的一覆蓋區之外的垂直的互連以提供與一扇出內嵌的PCB的3D電互連。
圖14係展示其中額外的囊封體被移除之3D Fo-PoP的一替 代實施例。Fo-PoP 276係藉由一類似於在圖9a-9l中所示的製程來加以形成。當開口210是藉由消除在PCB單元146a-146b中的囊封體186及絕緣層144的一部分來加以形成時，在半導體晶粒124及導電墊142週邊的一區域中之額外的囊封體186及絕緣層144係被移除。囊封體186及絕緣層144的一部分係在Fo-PoP 276的邊緣224藉由鑽孔、LDA、高能的水刀、蝕刻、或是其它適當的製程而被移除。絕緣層144的一高度係和導電墊142的一高度相同，使得絕緣層144及導電墊142的一部分是在表面278共面的。若囊封體186形成在PCB單元146a-146b的周圍，則在PCB單元146a-146b周圍的囊封體186的一部分亦被移除，使得囊封體係與表面278共平面的。
圖15a-15e係相關於圖1及2a-2c來描繪另一形成一用於具有一雙重囊封體及支撐層之3D Fo-PoP的具有垂直的互連之基板的製程。在圖15a中，一導電層280係利用一例如是Cu箔疊層、印刷、PVD、CVD、濺鍍、電解的電鍍、以及無電的電鍍之金屬沉積製程來加以形成。導電層280可以是一或多層的Cu、Sn、Ni、Au、Ag、Ti、W或是其它適當的導電材料。在一實施例中，導電層280是Cu箔或Cu膜。導電層、導電墊或是導電柱282係形成在導電層280之上。導電墊282是Cu、Sn、Ni、Au、Ag、Ti、W或是其它適當的導電材料。導電墊282係利用Cu箔疊層、印刷、PVD、CVD、濺鍍、電解的電鍍、無電的電鍍、回蝕、或是製程的組合而被沉積或圖案化在導電層280之上。導電層280係作用為一用於導電墊282的支撐層。在一實施例中，導電墊282是Cu，並且利用一回蝕製程來加以形成。導電墊282係具有一至少20μm的高度。在一實施例中，導電墊282係具有一100μm或是更小的高度。導電墊282的一間距P是0.50mm或是更小。導 電層282可包含一形成在導電層280之上的選配的Cu圖案或是電路構件。
在圖15b中，一種囊封體或模製化合物284係利用一膏印刷、壓縮模製、轉移模製、液體囊封體模製、真空疊層、旋轉塗覆、或是其它適當的施用器而沉積在導電層280及282之上。囊封體284可以是聚合物複合材料，例如具有填充物的環氧樹脂、具有填充物的環氧丙烯酸酯、或是具有適當的填充物的聚合物。囊封體284是不導電的並且作用為一支撐層。在一實施例中，囊封體284係包含一種被選擇成具有一類似於Cu的CTE，亦即在Cu的CTE的10ppm/℃之內的CTE之材料。
在圖15c中，一絕緣或保護層286係形成在囊封體284之上。絕緣層286係包含一或多個疊層的預浸物、FR-4、FR-1、CEM-1或CEM-3、或是其它具有類似絕緣及結構的性質之材料。絕緣層286進一步包含一環氧樹脂、樹脂或是具有一加強的纖維或織物的聚合物，例如是酚醛棉紙、環氧樹脂、樹脂、玻璃布、磨砂玻璃、聚酯以及其它加強的纖維或織物。在一替代實施例中，絕緣層286係包含一模製化合物、具有或是不具有填充物的聚合物介電質、一或多層的SiO2、Si3N4、SiON、Ta2O5、Al2O3、或是其它具有類似絕緣及結構的性質之材料。絕緣層286係利用在加熱或無加熱下的真空或加壓疊層、PVD、CVD、網版印刷、旋轉塗覆、噴霧塗覆、注入塗覆、燒結、熱氧化、或是其它適當的製程來加以沉積。在一實施例中，絕緣層286是一預浸的片、捲或是帶，其係包含一利用玻璃布纖維強化並且利用在加熱或無加熱下的真空或加壓疊層沉積的聚合物基體。在一替代實施例中，絕緣層286係包含一種被選擇成具有一類似於Cu的CTE，亦即在Cu的CTE的10ppm/℃之內的CTE之材料。對於絕緣層286(例如是 預浸物)所選的材料係強化該半導體封裝的整體強度並且改善封裝翹曲，尤其是在150℃到260℃的溫度下。
在圖15d中，導電層280係藉由蝕刻或其它適當的製程來加以完全地移除。導電墊282係維持內嵌在絕緣層286中。絕緣層286以及內嵌的導電墊282係一起構成一基板或PCB板288。
在圖15e中，PCB板288的一部分係藉由衝壓、壓印、水刀切割、機械式鑽孔或切割、利用雷射290的LDA、蝕刻、或是其它適當的製程來加以移除，以形成開口300。PCB板288係形成一包含開口300之預先製備的纖維強化的複合片材。開口300係相對於導電墊282而被形成在中心。開口300係完全穿透PCB板288的絕緣層286來加以形成，並且從該PCB板288的一第一表面302延伸到PCB板288的相對該第一表面的一第二表面304。開口300是方形、矩形、圓形、橢圓形、多邊形、或是任何其它形狀。開口300的一尺寸係提供一用於後續安裝半導體晶粒的空間。在一實施例中，開口300係具有一大致方形的覆蓋區，並且被形成大到足以容納來自圖3c的半導體晶粒或構件124。此外，PCB板288係沿著邊緣306藉由一類似被用來形成開口300的製程，例如衝壓、壓印、水刀切割、機械式鋸開或切割、利用雷射290的LDA、蝕刻、或是其它適當的製程而被分開成為個別的PCB單元288a。PCB板288可以是在和形成開口300相同的製程步驟中被分開成為個別的PCB單元288a。例如，在一衝壓或壓印製程中，PCB板288係被分開成為個別的PCB單元288a，而同時開口300係加以形成。在一替代實施例中，PCB板288係在無開口300下被分開成為個別的PCB單元，並且具有一方形、矩形、十字形(+)、斜角或"L形"、圓形、 橢圓形、六邊形、八邊形、星形、或是任何幾何成形的覆蓋區。
圖16a-16e係相關圖1及2a-2c來描繪另一形成一用於具有一雙重囊封體及支撐層之3D Fo-PoP的具有垂直的互連之基板的製程。在圖16a中，導電層280係利用一例如是Cu箔疊層、印刷、PVD、CVD、濺鍍、電解的電鍍、以及無電的電鍍之金屬沉積製程來加以形成。導電層280可以是一或多層的Cu、Sn、Ni、Au、Ag、Ti、W或是其它適當的導電材料。在一實施例中，導電層280是Cu箔或Cu膜。導電層280可以形成在一用於結構的支撐的載體之上。導電層、導電墊或是導電柱282係形成在導電層280之上。導電墊282是Cu、Sn、Ni、Au、Ag、Ti、W或是其它適當的導電材料。導電墊282係利用Cu箔疊層、印刷、PVD、CVD、濺鍍、電解的電鍍、無電的電鍍、回蝕、或是製程的組合而被沉積或圖案化在導電層280之上。導電層280係作用為一用於導電墊282的支撐層。在一實施例中，導電墊282是Cu，並且是利用壓印或衝壓製程來加以形成。開口310係利用一壓印製程、衝壓製程、或是其它適當的製程以形成在導電層280中。開口310係在一相鄰導電墊282的用於後續安裝的半導體晶粒之區域中加以形成。在一實施例中，導電墊282係具有一100μm或是更小的高度。導電墊282的一間距P是0.50mm或是更小。導電層282可包含一形成在導電層280之上的選配的Cu圖案或是電路構件。
在圖16b中，一種囊封體或模製化合物284係利用一膏印刷、壓縮模製、轉移模製、液體囊封體模製、真空疊層、旋轉塗覆、或是其它適當的施用器而沉積在導電層280及282之上。囊封體284可以是聚合物複合材料，例如具有填充物的環氧樹脂、具有填充物的環氧丙烯酸酯、 或是具有適當的填充物的聚合物。囊封體284是不導電的，並且作用為一支撐層。在一實施例中，囊封體284係包含一種被選擇成具有一類似於Cu的CTE，亦即在Cu的CTE的10ppm/℃之內的CTE之材料。
在圖16c中，一絕緣或保護層286係形成在囊封體284之上。絕緣層286係包含一或多個疊層的預浸物、FR-4、FR-1、CEM-1或CEM-3、或是其它具有類似絕緣及結構的性質之材料。絕緣層286進一步包含一環氧樹脂、樹脂或是具有一加強的纖維或織物的聚合物，例如是酚醛棉紙、環氧樹脂、樹脂、玻璃布、磨砂玻璃、聚酯以及其它加強的纖維或織物。在一替代實施例中，絕緣層286係包含一模製化合物、具有或是不具有填充物的聚合物介電質、一或多層的SiO2、Si3N4、SiON、Ta2O5、Al2O3、或是其它具有類似絕緣及結構的性質之材料。絕緣層286係利用在加熱或無加熱下的真空或加壓疊層、PVD、CVD、網版印刷、旋轉塗覆、噴霧塗覆、注入塗覆、燒結、熱氧化、或是其它適當的製程來加以沉積。在一實施例中，絕緣層286是一預浸的片、捲或是帶，其係包含一利用玻璃布纖維強化並且利用在加熱或無加熱下的真空或加壓疊層沉積的聚合物基體。在一替代實施例中，絕緣層286係包含一種被選擇成具有一類似於Cu的CTE，亦即在Cu的CTE的10ppm/℃之內的CTE之材料。被選擇用於絕緣層286(例如是預浸物)的材料係強化該半導體封裝的整體強度並且改善封裝翹曲，尤其是在150℃到260℃的溫度下。
在圖16d中，導電層280係藉由蝕刻或其它適當的製程來加以完全地移除，以留下包含內嵌在絕緣層286之內的導電墊282的PCB板288。在導電層280被移除後，絕緣層286的一部分314係從PCB板288突 出。絕緣層286的表面316並非與絕緣層286的表面304共平面的。
在圖16e中，PCB板288的一部分係藉由衝壓、壓印、水刀切割、機械式鑽孔或切割、利用雷射290的LDA、蝕刻、或是其它適當的製程來加以移除，以形成開口300。PCB板288係形成一包含開口300之預先製備的纖維強化的複合片材。開口300係相對導電墊282而被形成在中心。開口300係完全穿透PCB板288的絕緣層286來加以形成，並且從PCB板288的一第一表面302延伸到PCB板288的相對該第一表面的一第二表面304。開口300是方形、矩形、圓形、橢圓形、多邊形、或是任何其它形狀。開口300的一尺寸係提供一用於後續安裝半導體晶粒的空間。在一實施例中，開口300係具有一大致方形的覆蓋區並且被形成大到足以容納來自圖3c的半導體晶粒或構件124。此外，PCB板288係沿著邊緣306藉由一類似被用來形成開口300的製程，例如衝壓、壓印、水刀切割、機械式鋸開或切割、利用雷射290的LDA、蝕刻、或是其它適當的製程而被分開成為個別的PCB單元288a。PCB板288可以是在和形成開口300相同的製程步驟中被分開成為個別的PCB單元288a。例如，在一衝壓或壓印製程中，PCB板288係被分開成為個別的PCB單元288a，而同時開口300係加以形成。在一替代實施例中，PCB板288係在無開口300下被分開成為個別的PCB單元，並且具有一方形、矩形、十字形(+)、斜角或"L形"、圓形、橢圓形、六邊形、八邊形、星形、或是任何幾何成形的覆蓋區。
圖17a-17e係相關於圖1及2a-2c來描繪另一形成一用於具有一雙重囊封體及支撐層之3D Fo-PoP的具有垂直的互連之基板的製程。圖17a係展示基板或載體320的一部分，其係包含臨時或犧牲的基底材料，例 如矽、鋼、鍺、砷化鎵、磷化銦、矽碳化物、樹脂、鈹氧化物、玻璃、或是其它用於結構的支撐之適當的低成本剛性材料。一介面層或雙面帶322係形成在載體320之上，以作為一臨時的黏著接合膜、蝕刻停止層或釋放層。
導電層280係利用一例如是Cu箔疊層、印刷、PVD、CVD、濺鍍、電解的電鍍、以及無電的電鍍之金屬沉積製程以形成在介面層322及載體320之上。導電層280可以是一或多層的Cu、Sn、Ni、Au、Ag、Ti、W或是其它適當的導電材料。在一實施例中，導電層280是Cu箔或Cu膜。導電層、導電墊或是導電柱282係形成在導電層280之上。導電墊282是Cu、Sn、Ni、Au、Ag、Ti、W或是其它適當的導電材料。導電墊282係利用Cu箔疊層、印刷、PVD、CVD、濺鍍、電解的電鍍、無電的電鍍、回蝕、或是製程的組合而被沉積或圖案化在導電層280之上。導電層280係作用為一用於導電墊282之額外的支撐層。在一實施例中，導電墊282是Cu，並且利用一回蝕製程來加以形成。在一實施例中，導電墊282係具有一100μm或是更小的高度。導電墊282的一間距P是0.50mm或是更小。導電層282可包含一形成在導電層280之上的選配的Cu圖案或是電路構件。
在圖17b中，一種囊封體或模製化合物284係利用一膏印刷、壓縮模製、轉移模製、液體囊封體模製、真空疊層、旋轉塗覆、或是其它適當的施用器以沉積在導電層280及282之上。囊封體284可以是聚合物複合材料，例如具有填充物的環氧樹脂、具有填充物的環氧丙烯酸酯、或是具有適當的填充物的聚合物。囊封體284是不導電的並且作用為一支撐層。在一實施例中，囊封體284係包含一種被選擇成具有一類似於Cu的 CTE，亦即在Cu的CTE的10ppm/℃之內的CTE之材料。
在圖17c中，一絕緣或保護層286係形成在囊封體284之上。絕緣層286係包含一或多個疊層的預浸物、FR-4、FR-1、CEM-1或CEM-3、或是其它具有類似絕緣及結構的性質之材料。絕緣層286進一步包含一環氧樹脂、樹脂或是具有一加強的纖維或織物的聚合物，例如是酚醛棉紙、環氧樹脂、樹脂、玻璃布、磨砂玻璃、聚酯以及其它加強的纖維或織物。在一替代實施例中，絕緣層286係包含一模製化合物、具有或是不具有填充物的聚合物介電質、一或多層的SiO2、Si3N4、SiON、Ta2O5、Al2O3、或是其它具有類似絕緣及結構的性質之材料。絕緣層286係利用在加熱或無加熱下的真空或加壓疊層、PVD、CVD、網版印刷、旋轉塗覆、噴霧塗覆、注入塗覆、燒結、熱氧化、或是其它適當的製程來加以沉積。在一實施例中，絕緣層286是一預浸的片、捲或是帶，其係包含一種利用玻璃布纖維強化並且利用在加熱或無加熱下的真空或加壓疊層沉積的聚合物材料。在一替代實施例中，絕緣層286係包含一種被選擇成具有一類似於Cu的CTE，亦即在Cu的CTE的10ppm/℃之內的CTE之材料。被選擇用於絕緣層286(例如是預浸物)的材料係強化該半導體封裝的整體強度並且改善封裝翹曲，尤其是在150℃到260℃的溫度下。
在圖17d中，載體320及介面層322係藉由化學蝕刻、機械式剝離、CMP、機械式研磨、熱烘烤、UV光、雷射掃描、或是濕式剝除以從PCB 288加以移除。此外，導電層280係藉由蝕刻或其它適當的製程來加以完全地移除，以留下包含內嵌在絕緣層286中的導電墊282的PCB板288。
在圖17e中，PCB板288的一部分係藉由衝壓、壓印、水刀 切割、機械式鑽孔或切割、利用雷射290的LDA、蝕刻、或是其它適當的製程來加以移除，以形成開口300。PCB板288係形成一包含開口300之預先製備的纖維強化的複合片材。開口300係相對導電墊282而被形成在中心。開口300係完全穿透PCB板288的絕緣層286來加以形成，並且從該PCB板288的一第一表面302延伸到PCB板288的相對該第一表面的一第二表面304。開口300是方形、矩形、圓形、橢圓形、多邊形、或是任何其它形狀。開口300的一尺寸係提供一用於後續安裝半導體晶粒的空間。在一實施例中，開口300係具有一大致方形的覆蓋區，並且被形成大到足以容納來自圖3c的半導體晶粒或構件124。此外，PCB板288係沿著邊緣306藉由一類似被用來形成開口300的製程，例如衝壓、壓印、水刀切割、機械式鋸開或切割、利用雷射290的LDA、蝕刻、或是其它適當的製程而被分開成為個別的PCB單元288a。PCB板288可以是在和形成開口300相同的製程步驟中被分開成為個別的PCB單元288a。例如，在一衝壓或壓印製程中，PCB板288係被分開成為個別的PCB單元288a，而同時開口300係加以形成。在一替代實施例中，PCB板288係在無開口300下被分開成為個別的PCB單元，並且具有一方形、矩形、十字形(+)、斜角或"L形"、圓形、橢圓形、六邊形、八邊形、星形、或是任何幾何成形的覆蓋區。
圖18a-18b係展示一用於具有一雙重囊封體及支撐層之3D Fo-PoP的具有垂直的互連之基板的平面圖。圖18a係從圖15e、16e或17e繼續，並且展示被形成為具有開口300的個別的PCB單元288a之PCB板288。個別的PCB單元288a可以是藉由絕緣層286的部分286a加以連接。絕緣層286的部分286a係提供用於該PCB板288的應力釋放。或者是，PCB 板288可以是完全被分開成為個別的PCB單元288b，其並未藉由PCB板288的一部分加以連接，即如同在圖18b中所示者。PCB單元288a及288b係包含多個列的導電墊282。導電墊282可以與絕緣層286的邊緣相隔一第一距離，並排地加以設置。或者是，導電墊282可以用多個列來加以偏置，使得一第一列的導電墊282係與開口300相隔一第一距離而被設置，並且一和該第一列交錯之第二列的導電墊282係與開口300相隔一第二距離而被設置。在另一實施例中，從PCB板288形成的PCB單元並不包含開口300，而是，PCB單元係以一種適合用於設置在來自圖3c的半導體晶粒124的側邊的附近或是提供一用於半導體晶粒124的設置之區域的形狀來加以配置。PCB單元可以包含連鎖的覆蓋區，該些覆蓋區係具有方形及矩形的形狀、一十字形(+)、一斜角或"L形"、一圓形或橢圓形的形狀、六邊形的形狀、八邊形的形狀、星形、或是任何其它幾何形狀。
圖19a-19h係相關於圖1及2a-2c來描繪一形成具有一內嵌的基板及垂直的互連並且具有一雙重囊封體及支撐層之3D Fo-PoP的製程。在圖19a中，具有個別的PCB單元288a之PCB板288係被對準且疊層在臨時的載體330及介面層332上。臨時的載體或基板330係包含臨時或犧牲的基底材料，例如矽、鋼、鍺、砷化鎵、磷化銦、矽碳化物、樹脂、鈹氧化物、玻璃或是其它適當的用於結構的支撐之低成本剛性材料。一介面層或雙面帶332係形成在載體330之上，以作為一臨時的黏著接合膜、蝕刻停止層或是釋放層。或者是，個別的PCB單元288b係利用一拾放操作而被安裝且疊層到臨時的載體330及介面層332。在疊層PCB單元288a-288b到載體330之前，對準或虛擬的半導體晶粒可被置放在該載體330及介面層 332上。在一實施例中，在設置PCB單元288a-288b在載體330上並且疊層之前，PCB單元288a-288b係藉由一透明的真空夾頭來加以保持，以用於對準。
在圖19b中，來自圖3c的半導體晶粒124係在主動表面130被定向朝向該載體下，利用一拾放操作而被安裝到介面層332及載體330。在一實施例中，半導體晶粒124是一覆晶類型的裝置。在另一實施例中，半導體晶粒124可以是一半導體封裝，例如一無凸塊的Fo-WLCSP、接合導線封裝、覆晶LGA、無凸塊的覆晶BGA、或是QFN封裝。半導體晶粒124係被壓入介面層332，使得絕緣層134係被設置到該介面層中。介於PCB單元288a-288b的絕緣層286的內部邊緣334以及半導體晶粒124之間的間隙或距離是至少25μm。
在圖19c中，一種囊封體或模製化合物336係利用一膏印刷、壓縮模製、轉移模製、液體囊封體模製、真空疊層、旋轉塗覆、或是其它適當的施用器以沉積在半導體晶粒124、PCB單元288a-288b、臨時的載體330以及介面層332之上。囊封體336可以是聚合物複合材料，例如具有填充物的環氧樹脂、具有填充物的環氧丙烯酸酯、或是具有適當的填充物的聚合物。在一實施例中，一用於囊封體336的材料係被選擇為和囊封體284相同的材料。在另一實施例中，一用於囊封體336的材料係被選擇為具有一類似囊封體284的CTE。囊封體336是不導電的，並且在環境上保護該半導體裝置免於外部的元素及污染物。在沉積囊封體之前，該結構可以進行一高壓退火製程。囊封體336以及內嵌的半導體晶粒124及PCB單元288a-288b係構成一扇出複合的基板或重組晶圓338。
在圖19d中，載體330及介面層332係藉由化學蝕刻、機械式剝離、CMP、機械式研磨、熱烘烤、UV光、雷射掃描、或是濕式剝除來加以移除，以使得一互連結構在半導體晶粒124的主動表面130、PCB單元288a-288b以及囊封體336之上的形成變得容易。
在圖19e中，一堆積的互連結構340係形成在半導體晶粒124、PCB單元288a-288b以及囊封體336之上。一絕緣或保護層342係利用PVD、CVD、印刷、狹縫塗覆、旋轉塗覆、噴霧塗覆、注入塗覆、疊層、燒結、或是熱氧化，以形成在半導體晶粒124、PCB單元288a-288b以及囊封體336之上。該絕緣層342係包含一或多層的SiO2、Si3N4、SiON、Ta2O5、Al2O3、具有或不具有填充物或纖維的聚合物介電質光阻、或是其它具有類似的結構及絕緣性質的材料。絕緣層342的一部分係藉由一曝光或顯影製程、LDA、蝕刻、或是其它適當的製程來加以移除，以在PCB單元288a-288b的導電墊282之上以及在半導體晶粒124的導電層132之上形成開口。
一導電層或RDL 344係利用一圖案化及金屬沉積製程，例如是濺鍍、電解的電鍍、以及無電的電鍍而被形成在絕緣層342之上。導電層344可以是一或多層的Al、Ti、TiW、Cu、Sn、Ni、Au、Ag、或是其它適當的導電材料。導電層344的一部分係電連接至半導體晶粒124的接觸墊132。導電層344的另一部分係電連接至PCB單元288a-288b的導電墊282。根據半導體晶粒124的設計及功能，導電層344的其它部分可以是電性共通或電性隔離的。
一絕緣或保護層346係利用PVD、CVD、印刷、狹縫塗覆、旋轉塗覆、噴霧塗覆、注入塗覆、疊層、燒結、或是熱氧化以形成在絕緣 層342及導電層344之上。該絕緣層346係包含一或多層的SiO2、Si3N4、SiON、Ta2O5、Al2O3、具有或不具有填充物或纖維的聚合物介電質光阻、或是其它具有類似的結構及絕緣性質的材料。絕緣層346的一部分可藉由一曝光或顯影製程、LDA、蝕刻、或是其它適當的製程來加以移除，以露出導電層344。
一導電層或RDL 348係利用一圖案化及金屬沉積製程，例如是濺鍍、電解的電鍍、以及無電的電鍍而被形成在導電層344及絕緣層346之上。導電層348可以是一或多層的Al、Ti、TiW、Cu、Sn、Ni、Au、Ag、或是其它適當的導電材料。導電層348的一部分係電連接至導電層344。根據半導體晶粒124的設計及功能，導電層348的其它部分可以是電性共通或是電性隔離的。
一絕緣或保護層350係利用PVD、CVD、印刷、狹縫塗覆、旋轉塗覆、噴霧塗覆、注入塗覆、疊層、燒結、或是熱氧化以形成在絕緣層346及導電層348之上。該絕緣層350係包含一或多層的SiO2、Si3N4、SiON、Ta2O5、Al2O3、具有或不具有填充物或纖維的聚合物介電質光阻、或是其它具有類似的結構及絕緣性質的材料。絕緣層350的一部分可藉由一曝光或顯影製程、LDA、蝕刻、或是其它適當的製程來加以移除，以露出導電層348。
內含在堆積的互連結構340內之絕緣層及導電層的數目係依據該電路的繞線設計的複雜度而定，並且隨之做改變。於是，堆積的互連結構340可包含任意數目的絕緣層及導電層，以使得相關半導體晶粒124的電互連變得容易。
一種導電的凸塊材料係利用一蒸鍍、電解的電鍍、無電的電鍍、球式滴落、或是網版印刷製程以沉積在堆積的互連結構340之上，並且電連接至導電層348之露出的部分。該凸塊材料可以是具有一選配的助熔溶劑之Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料及其之組合。例如，該凸塊材料可以是共晶Sn/Pb、高鉛的焊料、或是無鉛的焊料。該凸塊材料係利用一適當的安裝或接合製程而被接合到導電層348。在一實施例中，該凸塊材料係藉由加熱該材料超過其熔點來加以回焊，以形成球狀的球或凸塊352。在某些應用中，凸塊352係被回焊第二次以改善至導電層348的電性接觸。一UBM可被形成在凸塊352之下。凸塊352亦可以被壓縮接合到導電層348。凸塊352係代表一種類型的互連結構，其可被形成在導電層348之上。該互連結構亦可以使用柱形凸塊、微凸塊、或是其它電互連。
在圖19f中，背面研磨帶354係利用疊層或是其它適當的施加製程而被施加在堆積的互連結構340之上。背面研磨帶354係接觸堆積的互連結構340的絕緣層350及凸塊352。背面研磨帶354係依循凸塊352的一表面的輪廓。背面研磨帶354係包含具有耐熱性高達270℃的帶。背面研磨帶354亦包含具有一熱釋放功能之帶。背面研磨帶354的例子係包含UV帶HT 440以及非UV帶MY-595。背面研磨帶354係提供結構的支撐，以用於後續的背面研磨以及囊封體336的一部分從囊封體336的相對堆積的互連結構340的一背表面356的移除。
囊封體336的背表面356係利用研磨機358來進行一研磨操作，以平坦化及降低囊封體336及半導體晶粒124的一厚度。該研磨操作係移除囊封體的一部分而低到半導體晶粒124的背表面128。一化學蝕刻亦可 被利用以平坦化及移除囊封體336及半導體晶粒124的一部分。一化學蝕刻、CMP或是電漿乾式蝕刻亦可被利用以消除在半導體晶粒124及囊封體336上的背面研磨損壞及殘留物應力，以強化該封裝強度。在一實施例中，在背面研磨之後，絕緣層286再加上囊封體284係比半導體晶粒124薄，並且囊封體336仍維持在絕緣層286之上。在一替代實施例中，在背面研磨之後，絕緣層286再加上囊封體284係被選擇為和半導體晶粒124的一厚度相同的厚度。
在圖19g中，囊封體336的一部分係從PCB單元288a-288b之上被移除，以形成開口360。PCB單元288a-288b的絕緣層286及囊封體284的一部分係被移除，以露出導電墊282的部分。開口360係包含一垂直或傾斜的側壁，並且從囊封體336的一背表面延伸而完全穿過囊封體336並且部分地穿透PCB單元288a-288b。開口360係延伸而完全穿過在導電墊282之上的絕緣層286及囊封體284。開口360係藉由鑽孔、利用雷射362的LDA、高能的水刀、蝕刻、或是其它適當的製程來加以形成。在形成開口360之後，開口360係進行一除膠或清潔製程。在背面研磨或支撐帶354被附接在互連結構340之上時，開口360係被形成而且接著被清洗。藉由在半導體晶粒124的一週邊區域中穿過囊封體336及PCB單元288a-288b來形成開口360，導電墊282的一部分係從囊封體336的一背面露出。開口360係被配置以提供後續用於半導體晶粒124的3D電互連。在一實施例中，一例如是Cu OSP的塗覆可被施加至露出的導電墊282，以避免Cu的氧化。在一替代實施例中，焊料膏係被印刷在導電墊282的表面上並且被回焊，以形成一焊料蓋並且保護導電墊282的表面。
圖19h係展示一種包含一雙重囊封體及支撐層之低輪廓的3D Fo-PoP半導體裝置。背面研磨帶354係在開口360被形成後加以移除。凸塊可以形成在導電墊282之上。在一實施例中，一例如是Cu OSP的塗覆係被施加至露出的導電墊282，以避免Cu的氧化。在一替代實施例中，焊料膏係被印刷在導電墊282的一表面上並且被回焊，以形成一焊料蓋並且保護導電墊282的表面。重組晶圓338係利用一鋸刀或雷射切割工具而被單粒化，以形成Fo-PoP 370。
Fo-PoP 370係利用形成在半導體晶粒124的一覆蓋區之外的垂直的互連以提供與一扇出內嵌的PCB的3D電互連。導電墊或柱282係構成垂直的互連並且電連接至互連結構340。於是，一用於下一層級的互連的3D互連係透過導電墊282、堆積的互連結構340以及半導體晶粒124來加以形成。在半導體晶粒124的一覆蓋區之上無背面互連或RDL下，該3D互連係提供用於半導體晶粒124的水平及垂直的電互連。Fo-PoP 370係包含細微間距的互連，其中在導電墊282之間的一間距是0.50mm或是更小。在一實施例中，導電墊282係具有一至少20μm而且小於100μm的高度H3。在另一實施例中，導電墊282的高度H3是半導體晶粒124的高度的至少一半。在一實施例中，絕緣層286及囊封體284一起係具有一至少30μm的高度H4。在另一實施例中，絕緣層286及囊封體284一起係具有一的高度H4是導電墊282的高度H3的至少1.5倍。在又一實施例中，絕緣層286及囊封體284一起係具有一高度是等於半導體晶粒124的高度。Fo-PoP 370之較小的封裝輪廓係藉由產生一薄的3D PoP裝置來改善該半導體裝置的熱效能、電性效能、以及翹曲特性。
圖20係展示一具有一內嵌的基板以及垂直的互連之經堆疊的3D Fo-PoP。經堆疊的半導體裝置372係包含堆疊在Fo-PoP 370之上的半導體裝置234。半導體裝置234係包含被安裝在中介體238之上的半導體晶粒236。在一實施例中，半導體裝置234的凸塊係被安裝在形成於Fo-PoP 370的開口360中的凸塊之上並且加以回焊，以合併且形成凸塊374並且將半導體裝置234電連接至Fo-PoP 370。
圖21a-21n係相關於圖1及2a-2c來描繪一形成具有一內嵌的基板以及垂直的互連之3D Fo-PoP之替代的製程。在圖21a中，一絕緣或保護層380係包含一或多個疊層的預浸物、FR-4、FR-1、CEM-1或CEM-3、或是其它具有類似絕緣及結構的性質之材料。絕緣層380進一步包含一環氧樹脂、樹脂或是具有一加強的纖維或織物的聚合物，例如是酚醛棉紙、環氧樹脂、樹脂、玻璃布、磨砂玻璃、聚酯以及其它加強的纖維或織物。在一替代實施例中，絕緣層380係包含一模製化合物、具有或是不具有填充物的聚合物介電質、一或多層的SiO2、Si3N4、SiON、Ta2O5、Al2O3、或是其它具有類似絕緣及結構的性質之材料。在一實施例中，絕緣層380是一預浸的片、捲或帶，其係包含一利用玻璃布纖維強化並且利用在加熱或無加熱下的真空或加壓疊層沉積的聚合物基體。被選擇用於絕緣層380(例如是預浸物)的材料係強化該半導體封裝的整體強度並且改善封裝翹曲，尤其是在150℃到260℃的溫度下。
一導電層382係利用一例如是Cu箔疊層、印刷、PVD、CVD、濺鍍、電解的電鍍、以及無電的電鍍之金屬沉積製程以形成在絕緣層380之上。導電層382可以是一或多層的Cu、Sn、Ni、Au、Ag、Ti、W 或是其它適當的導電材料。在一實施例中，導電層382是Cu箔或Cu膜。
在圖21b中，導電層382係被圖案化以形成導電墊或柱。在一實施例中，導電層382是Cu，並且利用一回蝕製程來加以形成。導電層382係具有一至少20μm的高度。在一實施例中，導電層382係具有一100μm或是更小的高度。由導電層382所形成的導電墊的一間距P是0.50mm或是更小。導電層382可包含形成在絕緣層380之上的圖案化的電路構件。
在圖21c中，一種導電的凸塊材料係利用一蒸鍍、電解的電鍍、無電的電鍍、球式滴落、或是網版印刷製程而沉積在導電層382之上。該凸塊材料可以是具有一選配的助熔溶劑之Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料及其之組合。例如，該凸塊材料可以是共晶Sn/Pb、高鉛的焊料、或是無鉛的焊料。該凸塊材料係利用一適當的安裝或接合製程而被接合到導電層382。在一實施例中，該凸塊材料係藉由加熱該材料超過其熔點來加以回焊，以形成球狀的球或凸塊384。在某些應用中，凸塊384係被回焊第二次以改善至導電層382的電性接觸。一UBM可被形成在凸塊384之下。凸塊384亦可以被壓縮接合到導電層382。凸塊384係代表一種類型的互連結構，其可被形成在導電層382之上。該互連結構亦可以使用柱形凸塊、微凸塊、或是其它電互連。
在圖21d中，一種囊封體、模製化合物或是絕緣層386係利用一膏印刷、壓縮模製、轉移模製、液體囊封體模製、真空疊層、旋轉塗覆、或是其它適當的施用器以沉積在導電層382、凸塊384以及絕緣層380之上。囊封體386可以是聚合物複合材料，例如具有填充物的環氧樹脂、具有填充物的環氧丙烯酸酯、或是具有適當的填充物的聚合物。在一實施 例中，囊封體386係包含一種被選擇成具有一類似於Cu的CTE，亦即在Cu的CTE的10ppm/℃之內的CTE之材料。
在圖21e中，絕緣層380的一部分係藉由一曝光或顯影製程、利用雷射390的LDA、蝕刻、或是其它適當的製程來加以移除，以在導電層382之上形成開口392。絕緣層380、囊封體386、導電層382以及凸塊384係一起構成PCB板394。
在圖21f中，PCB板394的一部分係藉由衝壓、壓印、水刀切割、機械式鑽孔或切割、利用雷射396的LDA、蝕刻、或是其它適當的製程來加以移除，以形成開口400。PCB板394係形成一包含開口400之預先製備的纖維強化的複合片材。開口400係相對導電層382而被形成在中心。開口400係完全穿透PCB板394的絕緣層286來加以形成，並且從該PCB板394的一第一表面402延伸到PCB板394的相對該第一表面的一第二表面404。開口400是方形、矩形、圓形、橢圓形、多邊形、或是任何其它形狀。開口400的一尺寸係提供一用於後續安裝半導體晶粒的空間。在一實施例中，開口400係具有一大致方形的覆蓋區，並且被形成大到足以容納來自圖3c的半導體晶粒或構件124。此外，PCB板394係沿著邊緣406藉由一類似被用來形成開口400的製程，例如衝壓、壓印、水刀切割、機械式鋸開或切割、利用雷射396的LDA、蝕刻、或是其它適當的製程而被分開成為個別的PCB單元394a。PCB板394可以是在和形成開口400相同的製程步驟中被分開成為個別的PCB單元394a。例如，在一衝壓或壓印製程中，PCB板394係被分開成為個別的PCB單元394a，同時開口400係加以形成。在另一實施例中，從PCB板394形成的PCB單元並不包含開口400， 而是PCB單元以一種適合用於設置在來自圖3c的半導體晶粒124的側邊的附近或是提供一用於半導體晶粒124的設置之區域的形狀來加以配置。PCB單元可包含連鎖的覆蓋區，該些覆蓋區係具有方形及矩形的形狀、十字形(+)、斜角或"L形"、圓形或橢圓形的形狀、六邊形的形狀、八邊形的形狀、星形、或是任何其它幾何形狀。
在圖21g中，具有個別的PCB單元394a之PCB板394係被對準且疊層在臨時的載體410及介面層412上。臨時的載體或基板410係包含臨時或犧牲的基底材料，例如矽、鋼、鍺、砷化鎵、磷化銦、矽碳化物、樹脂、鈹氧化物、玻璃、或是其它用於結構的支撐之適當的低成本剛性材料。一介面層或雙面帶412係形成在載體410之上，以作為一臨時的黏著接合膜、蝕刻停止層或釋放層。或者是，個別的PCB單元394a係利用一拾放操作而被安裝且疊層到臨時的載體410及介面層412。在疊層PCB單元394a到載體410之前，對準或虛擬的半導體晶粒可被置放在該載體410及介面層412上。在一實施例中，在設置PCB單元394a於載體410及疊層上之前，PCB單元394a係藉由一透明的真空夾頭來加以保持，以用於對準。
在圖21h中，來自圖3c的半導體晶粒124係在主動表面130被定向朝向該載體下，利用一拾放操作而被安裝到介面層412及載體410。在一實施例中，半導體晶粒124是一覆晶類型的裝置。在另一實施例中，半導體晶粒124可以是一半導體封裝，例如一無凸塊的Fo-WLCSP、接合導線封裝、覆晶LGA、無凸塊的覆晶BGA、或是QFN封裝。圖21i係展示半導體晶粒124係被壓入介面層412中，使得絕緣層134係被設置到該介面層中。介於PCB單元394a的絕緣層380及囊封體386的內部邊緣414以及半 導體晶粒124之間的間隙或距離是至少25μm。
在圖21j中，一種囊封體或模製化合物416係利用一膏印刷、壓縮模製、轉移模製、液體囊封體模製、真空疊層、旋轉塗覆、或是其它適當的施用器而沉積在半導體晶粒124、PCB單元394a、臨時的載體410以及介面層412之上。囊封體416可以是聚合物複合材料，例如具有填充物的環氧樹脂、具有填充物的環氧丙烯酸酯、或是具有適當的填充物的聚合物。囊封體416是不導電的，並且在環境上保護該半導體裝置免於外部的元素及污染物。在沉積囊封體之前，該結構可以進行一高壓退火製程。囊封體416以及內嵌的半導體晶粒124及PCB單元394a係構成一扇出複合的基板或重組晶圓418。或者是，囊封體416係形成在半導體晶粒124之上以及在PCB單元394a的周圍，使得囊封體416係與PCB單元394a的囊封體386共平面的。
在圖21k中，載體410及介面層412係藉由化學蝕刻、機械式剝離、CMP、機械式研磨、熱烘烤、UV光、雷射掃描、或是濕式剝除來加以移除，以使得一互連結構在半導體晶粒124的主動表面130、PCB單元394a以及囊封體416之上的形成變得容易。在一替代實施例中，在沉積囊封體416並且移除載體410及介面層412之後，開口392係藉由LDA或是其它適當的製程來加以形成。
在圖211中，一堆積的互連結構420係形成在半導體晶粒124、PCB單元394a以及囊封體416之上。一絕緣或保護層422係利用PVD、CVD、印刷、狹縫塗覆、旋轉塗佈、噴霧塗覆、注入塗覆、疊層、燒結或是熱氧化以形成在半導體晶粒124、PCB單元394a以及囊封體416之上。 該絕緣層422係包含一或多層的SiO2、Si3N4、SiON、Ta2O5、Al2O3、具有或不具有填充物或纖維的聚合物介電質光阻、或是其它具有類似的結構及絕緣性質的材料。絕緣層422的一部分係藉由一曝光或顯影製程、LDA、蝕刻、或是其它適當的製程來加以移除，以在PCB單元394a的導電層382之上以及在半導體晶粒124的導電層132之上形成開口。
一導電層或RDL 424係利用一圖案化及金屬沉積製程，例如是濺鍍、電解的電鍍、以及無電的電鍍以形成在絕緣層422之上。導電層424可以是一或多層的Al、Ti、TiW、Cu、Sn、Ni、Au、Ag、或是其它適當的導電材料。導電層424的一部分係電連接至半導體晶粒124的接觸墊132。導電層424的另一部分係電連接至PCB單元394a的導電層382。根據半導體晶粒124的設計及功能，導電層424的其它部分可以是電性共通或是電性隔離的。
一絕緣或保護層426係利用PVD、CVD、印刷、狹縫塗覆、旋轉塗覆、噴霧塗覆、注入塗覆、疊層、燒結或是熱氧化以形成在絕緣層422及導電層424之上。該絕緣層426係包含一或多層的SiO2、Si3N4、SiON、Ta2O5、Al2O3、具有或不具有填充物或纖維的聚合物介電質光阻、或是其它具有類似的結構及絕緣性質的材料。絕緣層426的一部分可藉由一曝光或顯影製程、LDA、蝕刻、或是其它適當的製程來加以移除，以露出導電層424。
一導電層或RDL 428係利用一圖案化及金屬沉積製程，例如是濺鍍、電解的電鍍、以及無電的電鍍以形成在導電層424及絕緣層426之上。導電層428可以是一或多層的Al、Ti、TiW、Cu、Sn、Ni、Au、Ag、 或是其它適當的導電材料。導電層428的一部分係電連接至導電層424。根據半導體晶粒124的設計及功能，導電層428的其它部分可以是電性共通或是電性隔離的。
一絕緣或保護層430係利用PVD、CVD、印刷、狹縫塗覆、旋轉塗覆、噴霧塗覆、注入塗覆、疊層、燒結或是熱氧化以形成在絕緣層426及導電層428之上。該絕緣層430係包含一或多層的SiO2、Si3N4、SiON、Ta2O5、Al2O3、具有或不具有填充物或纖維的聚合物介電質光阻、或是其它具有類似的結構及絕緣性質的材料。絕緣層430的一部分可藉由一曝光或顯影製程、LDA、蝕刻、或是其它適當的製程來加以移除，以露出導電層428。
內含在堆積的互連結構420之內的絕緣層及導電層的數目係依據該電路的繞線設計的複雜度而定，並且隨之做改變。於是，堆積的互連結構420可包含任意數目的絕緣層及導電層，以使得相關半導體晶粒124的電互連變得容易。
一種導電的凸塊材料係利用一蒸鍍、電解的電鍍、無電的電鍍、球式滴落、或是網版印刷製程以沉積在堆積的互連結構420之上並且電連接至導電層428之露出的部分。該凸塊材料可以是具有一選配的助熔溶劑之Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料及其之組合。例如，該凸塊材料可以是共晶Sn/Pb、高鉛的焊料、或是無鉛的焊料。該凸塊材料係利用一適當的安裝或接合製程而被接合到導電層428。在一實施例中，該凸塊材料係藉由加熱該材料超過其熔點來加以回焊，以形成球狀的球或凸塊432。在某些應用中，凸塊432係被回焊第二次以改善至導電層428的電性接觸。一UBM可被形成在凸塊432之下。凸塊432亦可以被壓縮接合到導 電層428。凸塊432係代表一種類型的互連結構，其可被形成在導電層428之上。該互連結構亦可以使用柱形凸塊、微凸塊、或是其它電互連。
在圖21m中，背面研磨帶434係利用疊層或是其它適當的施加製程而被施加在堆積的互連結構420之上。背面研磨帶434係接觸堆積的互連結構420的絕緣層430及凸塊432。背面研磨帶434係依循凸塊432的一表面的輪廓。背面研磨帶434係包含具有耐熱性高達270℃的帶。背面研磨帶434亦包含具有一熱釋放的功能之帶。背面研磨帶434的例子係包含UV帶HT 440以及非UV帶MY-595。背面研磨帶434係提供結構的支撐，以用於後續的背面研磨以及囊封體416的一部分從囊封體416的相對堆積的互連結構420的一背表面436的移除。
囊封體416的背表面436係利用研磨機438來進行一研磨操作，以平坦化及降低囊封體416、囊封體386以及半導體晶粒124的一厚度。該研磨操作係移除囊封體的一部分而低到半導體晶粒124的背表面128。一化學蝕刻亦可被利用以平坦化及移除囊封體416以及半導體晶粒124的一部分。一化學蝕刻、CMP或是電漿乾式蝕刻亦可被利用以消除在半導體晶粒124及囊封體416上的背面研磨損壞及殘留物應力，以強化該封裝強度。在一實施例中，在背面研磨之後，絕緣層380及囊封體386一起係比半導體晶粒124薄，並且囊封體416係維持在囊封體386之上。在一替代實施例中，在背面研磨之後，絕緣層380及囊封體386一起的厚度係和半導體晶粒124的厚度相同。
在圖21n中，囊封體386的一部分係從PCB單元394a被移除，以形成開口440來露出凸塊384。開口440係包含一垂直或傾斜的側壁， 並且從囊封體386的一背表面延伸並且部分地穿透PCB單元394a以露出凸塊384。開口440係藉由鑽孔、LDA、高能的水刀、蝕刻、或是其它適當的製程來加以形成。在形成開口440之後，開口440係進行一除膠或清洗製程。在背面研磨或支撐帶434被附接在互連結構420之上時，開口440係加以形成並且接著被清洗。藉由在半導體晶粒124的一週邊區域中部分地穿透PCB單元394a以形成開口440，凸塊384係從PCB單元394a的一背面露出。背面研磨帶434係在開口440被形成之後加以移除。
重組晶圓418係利用一鋸刀或雷射切割工具而被單粒化，以形成Fo-PoP 450。Fo-PoP 450係利用形成在半導體晶粒124的一覆蓋區之外的垂直的互連以提供與一扇出內嵌的PCB的3D電互連。導電層382及凸塊384係構成垂直的互連並且電連接至互連結構420。於是，一用於下一層級的互連的3D互連係透過凸塊384、導電層382、堆積的互連結構420以及半導體晶粒124來加以形成。在半導體晶粒124的一覆蓋區之上無背面互連或RDL下，該3D互連係提供用於半導體晶粒124的水平及垂直的電互連。Fo-PoP 450係包含細微間距的互連，其中在凸塊384之間的一間距是0.50mm或是更小。在一實施例中，導電墊382係具有一至少20μm而且小於100μm的高度。在另一實施例中，導電墊382的高度是半導體晶粒124的高度的至少一半。在一實施例中，絕緣層380及囊封體386一起係具有一至少30μm的高度。在另一實施例中，絕緣層380及囊封體386一起係具有一高度是導電墊382的高度的至少1.5倍。在又一實施例中，絕緣層380及囊封體386一起係具有一高度是等於半導體晶粒124的高度。Fo-PoP 450之較小的封裝輪廓係藉由產生一薄的3D PoP裝置來改善該半導體裝置的熱效能、電性效能、以及翹曲特性。
圖22a-22b係展示一形成一具有內嵌的基板及垂直的互連之經堆疊的3D Fo-PoP的製程。在圖22a中，半導體裝置234係包含被安裝在中介體238之上的半導體晶粒236，其中凸塊452係被設置在中介體238上。半導體裝置234係被安裝在Fo-PoP 450之上。
圖22b係展示經堆疊的半導體裝置460係包含堆疊在Fo-PoP 450之上的半導體裝置234。在一實施例中，半導體裝置234的凸塊452係被安裝在Fo-PoP 450的凸塊384之上並且加以回焊，以合併且形成凸塊462並且將半導體裝置234電連接至Fo-PoP 450。Fo-PoP 450係利用形成在半導體晶粒124的一覆蓋區之外的垂直的互連以提供與一扇出內嵌的PCB的3D電互連。導電層382及凸塊384係構成垂直的互連並且將互連結構420及半導體晶粒124電連接至半導體裝置234。
儘管本發明的一或多個實施例已經詳細地描述，但是本領域技術人員將會體認到對於那些實施例的修改及調適可以在不脫離如以下的申請專利範圍中所闡述之本發明的範疇下加以做成。
124‧‧‧半導體晶粒/構件
128‧‧‧背表面
130‧‧‧主動表面
132‧‧‧導電層
134‧‧‧絕緣層/保護層
142‧‧‧導電層/導電墊/導電柱
234‧‧‧半導體裝置
236‧‧‧半導體晶粒
238‧‧‧中介體
284‧‧‧囊封體/模製化合物
286‧‧‧絕緣層/保護層
334‧‧‧內部邊緣
336‧‧‧囊封體/模製化合物
342‧‧‧絕緣層/保護層
344‧‧‧導電層/RDL
346‧‧‧絕緣層/保護層
348‧‧‧導電層/RDL
350‧‧‧絕緣層/保護層
352‧‧‧球/凸塊
370‧‧‧Fo-PoP
372‧‧‧半導體裝置
374‧‧‧凸塊

Claims (15)

  1. 一種製造一半導體裝置之方法，其係包括：提供一基板，其包含一絕緣層與內嵌於該絕緣層中的一導電層以及完全延伸穿過該基板的一第一開口；將一半導體晶粒設置在該基板的該第一開口內；在該半導體晶粒及該基板之上沉積一囊封體；以及形成一第二開口，其穿過該囊封體及該基板且延伸到該導電層。
  2. 如申請專利範圍第1項之方法，其進一步包含在該半導體晶粒和該基板之上形成一互連結構。
  3. 如申請專利範圍第1項之方法，其進一步包含在該導電層之上的該第二開口之內形成一凸塊。
  4. 如申請專利範圍第1項之方法，其進一步包含移除該半導體晶粒和該囊封體的一部分。
  5. 如申請專利範圍第1項之方法，其中提供該基板進一步包含：在該導電層之上形成一凸塊；以及在該導電層以及該凸塊之上形成該絕緣層。
  6. 一種製造一半導體裝置之方法，其係包括：提供一基板，其包含一絕緣層以及一導電層；形成穿過該基板的一第一開口；將一半導體晶粒設置在該基板的該第一開口之內；以及形成一第二開口，其部分地穿過該基板且延伸至該導電層。
  7. 如申請專利範圍第6項之方法，其進一步包含在該半導體晶粒及該 基板之上形成一互連結構。
  8. 如申請專利範圍第6項之方法，其進一步包含：在該半導體晶粒及該絕緣層之上沉積一種囊封體；以及形成穿過該囊封體的該第二開口。
  9. 如申請專利範圍第6項之方法，其進一步包含在該導電層之上的該第二開口之內形成一凸塊。
  10. 如申請專利範圍第6項之方法，其進一步包含藉由壓印或雷射直接剝蝕來形成該第一開口或該第二開口。
  11. 一種半導體裝置，其係包括：一基板，其包含延伸穿過該基板的一第一開口；一半導體晶粒，其設置在該基板的該第一開口中；一囊封體，其沉積在該半導體晶粒及該基板之上；以及一第二開口，其穿透該囊封體並且部分地穿透該基板來加以形成。
  12. 如申請專利範圍第11項之半導體裝置，其中該基板進一步包含：一絕緣層；以及一導電層，其內嵌在該絕緣層之內。
  13. 如申請專利範圍第12項之半導體裝置，其中該導電層包括具有0.50毫米或更小的間距之導電墊或支柱。
  14. 如申請專利範圍第11項之半導體裝置，其進一步包含一互連結構，其形成在該半導體晶粒和該基板之上。
  15. 如申請專利範圍第11項之半導體裝置，其進一步包含一凸塊，其形成在該第二開口中。
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