KR100849210B1 - 플러그 앤 소켓 형상의 와이어 연결을 갖도록 형성된적층형 반도체 패키지 - Google Patents

플러그 앤 소켓 형상의 와이어 연결을 갖도록 형성된적층형 반도체 패키지 Download PDF

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Abstract

플러그 앤 소켓 형상의 와이어 연결을 갖도록 형성된 적층형 반도체 패키지가 개시된다. 상기 적층형 반도체 패키지는 하부 패키지, 상기 하부 패키지 위(over)에 적층되는 상부 패키지, 상기 하부 패키지의 상부 및 상기 상부 패키지의 하부 중 어느 하나에 접합된 플러그 와이어 및 상기 하부 패키지의 상부 및 상기 상부 패키지의 하부 중 다른 어느 하나에 접합된 소켓 와이어를 구비하며, 상기 플러그 와이어는 상기 소켓 와이어로 플러그 인(plug-in)된다.
POP(Package On Package)

Description

플러그 앤 소켓 형상의 와이어 연결을 갖도록 형성된 적층형 반도체 패키지{Semiconductor Package on Package configured with plug and socket wire connection between package and package}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 일반적인 반도체 POP의 정면도를 나타낸다.
도 2는 본 발명의 실시 예들에 따른 와이어(wire) 구조의 커넥터를 포함하는 반도체 POP의 정면도이다
도 3은 도 2에 도시된 플러그 와이어 및 소켓 와이어의 정면사시도이다.
도 4는 도 2에 도시된 플러그 와이어 및 소켓 와이어의 평면도이다.
도 5는 도 2에 도시된 플러그 와이어 및 소켓 와이어의 배면사시도이다.
도 6은 도 2에 도시된 플러그 와이어 및 소켓 와이어의 측면도이다.
본 발명은 반도체 패키지(semiconductor package)에 관한 것으로, 보다 상세하게는 플러그-소켓(plug-socket) 형태의 와이어(wire) 커넥션을 갖는 적층형 반도 체 패키지(semiconductor package on package)에 관한 것이다.
전자 산업 분야의 기술이 발전함에 따라 전자 부품의 고기능화 및 소형화가 이루어지고 있는 추세이다. 이러한 전자 부품의 고기능화 및 소형화가 이루어지고 있는 추세에 발맞추어 하나의 기판에 다수의 집적회로를 실장하는 적층형 반도체 패키지 기술 및 고밀도의 패키지를 실현하기 위한 패키지 제조 방법으로 하단 패키지 위에 상단 패키지를 쌓는 패키지 온 패키지(Package On Package, POP) 기술이 개발되었다.
AP(Application Processor) 및 미디어(Media)에서 사용이 증가하고 있는 POP는 구조적으로 상단 패키지, 하단 패키지, 및 상기 상단 패키지 및 상기 하단 패키지를 연결하는 연결부를 구비한다.
도 1은 일반적인 반도체 POP(100)의 정면도를 나타낸다. 도 1을 참조하면, 상기 POP(100)는 상부 패키지(10) 및 하부 패키지(20)를 구비한다.
일반적으로 상기 상부 패키지(10)는 다수의 메모리 칩들(12), 제1 PCB(printed circuit board, 14), 다수의 제1연결선들(16), 제1 봉지제 영역(Molding Area, 18), 및 다수의 제1 볼들(19, 예컨대 솔더 볼들(solder balls)을 포함한다.
상기 다수의 메모리 칩들(12)은 상기 제1 PCB(14) 상에 적층된다. 상기 다수의 제1 연결선들(16)은 상기 다수의 메모리 칩들(12)과 상기 제1 PCB(14)를 연결한다.
상기 제1 봉지제 영역(18)은 상기 다수의 메모리 칩들(12)과 상기 제1 PCB(14)를 보호하기 위하여 EMC(Epoxy Molding Compound) 등으로 감싼 영역이다.
상기 다수의 제1 볼들(19)은 상기 제1 PCB(14) 하부에 위치하며, 상기 하부 패키지(20)의 상부에 형성된 볼 랜드(ball land)와 접합되어 상기 패키지들(10 및 20)을 전기적으로 연결한다.
일반적으로 상기 하부 패키지(20)는 로직 장치(logic device, 22) , 제2 PCB(24), 다수의 제2 연결선들(26), 제2 봉지제 영역(28), 및 다수의 제2 볼들(29, 예컨대, solder balls)를 포함한다.
상기 로직 장치(22)는 상기 제2 PCB(24) 상의 중앙에 위치하며, 상기 제2 봉지제 영역(28)은 상기 로직 장치(22)를 보호하기 위하여 EMC 등으로 감싼 영역이다.
상기 다수의 제2 연결선들(26)은 상기 로직 장치(22)와 상기 제2 PCB(24)를 연결한다.
상기 다수의 제2 볼들(29)은 상기 제2 PCB(24)의 하부에 형성되며, 상기 POP(100)를 마더보드(motherboard) 등과 전기적으로 연결하고, 상기 POP(100)를 상기 마더보드 상에 기계적으로 장착시킨다.
상술한 바와 같이 상기 POP(100)의 하부 패키지(20)의 중앙에는 상기 로직 장치(22)를 감싸는 상기 제2 봉지제 영역(26)이 존재하며, 이로 인하여 상기 POP(100)의 상부 패키지(10)는 상기 하부 패키지(20)의 상기 제2 봉지제 영역(26)에 대응하는 영역에는 솔더 볼들을 배치할 수 없다.
따라서 상기 상부 패키지(10)에 포함된 메모리 칩의 용량이 증가함에 따라 상기 상부 패키지(10)와 상기 하부 패키지(20) 사이의 인터커넥션(Inter connection)의 수가 증가하는 추세임에도 불구하고, 상기 하부 패키지(20)의 구조에 기인한 상기 상부 패키지(10)에 배치될 수 있는 솔더 볼들의 수가 제약된다.
또한 종래의 POP(100)는 상기 상부 패키지(10)와 상기 하부 패키지(20) 간의 솔더 볼 접촉의 확실성(solder ball reliability)에 문제가 있다.
상기 제1 PCB(14), 상기 제1 PCB(14) 하부에 위치한 제1 솔더 볼(19), 및 상기 제1 솔더 볼(19)이 접촉되는 볼 랜드를 포함하는 상기 제2 PCB(24) 각각의 열팽창 계수는 서로 다르다.
따라서 보드(board) 상에 장착되는 하부 패키지(20)가 스트레스(stress)를 받을 때, 상기 제2 PCB(24), 상기 제1 솔더 볼(19), 및 상기 제1 PCB(14)의 열 팽창 계수가 서로 다르므로 상기 제1 솔더 볼(19)에 크랙(crack)이 발생될 수 있다. 이는 제품(예컨대, 마더보드 또는 메모리 모듈 등)의 불량을 가져 올 수 있다.
따라서 POP의 인터커넥션의 수를 증가시킬 수 있고, 보드로부터의 스트레스로 인한 영향을 줄일 수 있는 POP의 상부 패키지와 하부 패키지를 연결하는 커넥터의 구조가 필요하다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 상술한 문제점을 해결하기 위하여 안출된 것으로서, 상부 패키지와 하부 패키지의 인터커넥션의 수를 증가시킬 수 있고, 보드로부터의 스트레스로 인한 영향을 줄일 수 있는 상기 상부 패키지와 상기 하부 패키지를 연결하는 커넥터를 갖는 POP를 제공하기 위함이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 적층형 반도체 패키지는 하부 패키지, 상부 패키지, 다수의 전도성 와이어 커넥터들을 구비한다.
상기 상부 패키지는 상기 하부 패키지 위(over)에 적층된다. 상기 다수의 전도성 와이어 커넥터들 각각은 상기 상부 패키지와 상기 하부패키지에 접합되어 결합되고, 플러그 앤 소켓(plug and socket) 형상의 와이어 연결을 가지며, 상기 상부 패키지와 상기 하부 패키지를 전기적으로 연결한다.
상기 다수의 전도성 와이어 커넥터들 각각은 플러그 와이어 및 소켓 와이어를 구비한다. 상기 플러그 와이어는 양 끝 점이 상기 하부 패키지의 상부 및 상기 상부 패키지의 하부 중 어느 하나의 패키지에 접합되고, 적어도 하나의 꼭지점을 갖도록 형상화된다.
상기 소켓 와이어는 제1 와이어 및 제2 와이어를 포함한다. 상기 제1 와이어 및 상기 제2 와이어 각각은 양 끝 점이 상기 하부 패키지의 상부 및 상기 상부 패키지의 하부 중 어느 하나의 패키지에 접합되며, 적어도 하나의 꼭지점을 갖도록 형성될 수 있다.
상기 제1 와이어와 상기 제2 와이어는 상기 플러그 와이어가 상기 제1 와이어와 상기 제2 와이어 사이로 플러그 인 될 수 있을 정도의 이격 간격을 갖으며, 어느 일단에서 상기 제1 와이어와 상기 제2 와이어 사이의 이격 거리는 다른 어느 일단에서 상기 제1 와이어와 상기 제2 와이어 사이의 이격 거리와 서로 다르도록 형성될 수 있다.
상기 플러그 와이어는 상기 소켓 와이어로 플러그 인(plug-in)된다. 상기 플 러그 와이어는 상기 소켓 와이어와 착탈가능하다.
상기 플러그 와이어는 상기 소켓 와이어와 다른 두께를 갖도록 형성될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 적층형 반도체 패키지는 제1 패키지 및 상기 1 패키지 위(over)에 적층되는 제2 패키지를 구비한다.
상기 제1 패키지는 제1 PCB(printed circuit board), 다수의 메모리 칩들, 제1 봉지제 영역(Molding Area) 및 제1 와이어를 포함한다.
상기 다수의 메모리 칩들은 상기 제1 PCB 상(on)에 적층되고, 상기 제1 PCB와 전기적으로 연결된다. 상기 제1 봉지제 영역은 상기 다수의 메모리 칩들과 상기 제1 PCB를 감싼다. 상기 제1 와이어는 상기 제1 PCB 하부의 일 영역에 전기적으로 접합된다.
상기 제2 패키지는 제2 PCB, 로직 장치(logic device), 제2 봉지제 영역, 및 제2 와이어를 포함한다.
상기 제2 로직 장치는 상기 제2 PCB 상(on)의 일 영역에 접합된다. 상기 제2 봉지제 영역은 상기 로직 장치를 감싸며, 상기 제1패키지를 지지하기 위하여 상기 제1PCB 하부의 다른 일 영역에 접합된다. 상기 제2 와이어는 상기 제2 PCB 상(on)의 다른 일 영역에 접합된다.
상기 제1 와이어와 상기 제2 와이어는 착탈 가능한 플러그 앤 소켓 형상의 커넥션(connection)을 갖도록 형성될 수 있다. 상기 제1 와이어는 플러그 형상과 소켓 형상 중에서 어느 하나의 형상을 갖는다. 상기 제2 와이어는 상기 플러그 형 상과 상기 소켓 형상 중에서 다른 하나의 형상을 갖는다. 상기 제1 와이어와 상기 제2 와이어는 서로 플러그 인(plug-in)된다.
상기 제1 와이어는 상기 제2 와이어와 다른 두께를 갖도록 형성될 수 있다.
상기 제1 와이어는 양 끝 점이 상기 제1 PCB 하부의 일 영역에 접합되고, 적어도 하나의 꼭지점을 갖도록 형성될 수 있다.
상기 제2 와이어는 제3 와이어 및 제 4와이어를 포함한다. 상기 제3 와이어 및 상기 제4 와이어 각각은 양 끝 점이 상기 제2 PCB 상(on)의 다른 일 영역에 접합되고, 적어도 하나의 꼭지점을 갖도록 형성될 수 있다.
상기 제3 와이어 및 상기 제4 와이어는 상기 제1 와이어가 상기 제3 와이어와 상기 제4 와이어 사이로 플러그 인 될 수 있을 정도의 이격 간격을 갖도록 형성될 수 있다.
어느 일단에서 상기 제3 와이어와 상기 제4 와이어 사이의 이격 거리는 다른 어느 일단에서 상기 제3 와이어와 상기 제4 와이어 사이의 이격 거리와 서로 다르도록 상기 제3 와이어 및 상기 제4 와이어는 상기 제2 PCB 상(on)의 다른 일 영역에 형성될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 실시 예들에 따른 와이어(wire) 구조의 커넥터를 포함하는 반도체 POP(200)의 정면도이다. 도 2를 참조하면, 상기 반도체 POP(200)는 상부 패키지(210), 및 하부 패키지(220)를 구비한다.
상기 상부 패키지(210)는 다수의 메모리 칩들(12), 제1 PCB(printed circuit board, 14), 다수의 제1연결선들(16), 제1 봉지제 영역(Molding Area, 18), 및 다수의 플러그 와이어들(212)을 포함한다.
상기 다수의 메모리 칩들(12)은 상기 제1 PCB(14) 상(on)에 적층되고, 상기 다수의 제1연결선들(16)에 의하여 상기 제1 PCB(14)와 전기적으로 연결된다.
상기 제1 봉지제 영역(18)은 상기 상부 패키지(210)를 보호하기 위하여 상기 다수의 메모리 칩들(12)과 상기 제1 PCB(14)를 감싼다.
상기 다수의 플러그 와이어들(212) 각각은 상기 상부 패키지(210)의 하부 및 상기 하부 패키지(220)의 상부 중 어느 하나에 접합될 수 있다.
예컨대, 상기 다수의 플러그 와이어들(212) 각각은 상기 제1 PCB(14) 하부의 일 영역에 전기적으로 접합될 수 있다.
상기 하부 패키지(220)는 로직 장치(logic device, 22) , 제2 PCB(24), 다수의 제2 연결선들(26), 제2 봉지제 영역(221), 다수의 소켓 와이어들(222), 및 다수의 제2 볼들(29, 예컨대 solder balls)을 포함한다.
상기 로직 장치(22)는 상기 제2 PCB(24) 상(on)의 일 영역에 접합된다.
상기 제2 봉지제 영역(221)은 상기 로직 장치(22)를 보호하기 위하여 상기 로직 장치(22)를 감싼다. 상기 제2 봉지제 영역(221)은 스택 구조를 갖는 상기 상부 패키지(210) 및 상기 하부 패키지(220) 간의 연결의 접합성을 향상시키고, 상기 상부 패키지(210)를 지지하기 위하여 상기 제1PCB(14) 하부의 다른 일 영역에 접합된다.
상기 다수의 소켓 와이어들(222) 각각은 상기 상부 패키지(210)의 하부 및 상기 하부 패키지(220)의 상부 중 다른 어느 하나에 접합될 수 있다.
예컨대, 상기 다수의 소켓 와이어들(222) 각각은 상기 제2 PCB(24) 상(on)의 다른 일 영역에 접합될 수 있다.
상기 다수의 플러그 와이어들(212) 중 어느 하나의 플러그 와이어는 상기 다수의 소켓 와이어들(222) 중 대응하는 어느 하나의 소켓 와이어로 플러그 인(plug in)되도록 형성될 수 있다.
상기 어느 하나의 플러그 와이어(212)는 상기 대응하는 소켓 와이어(222)와 착탈가능하도록 형성될 수 있다. 상기 어느 하나의 플러그 와이어(212)는 연결성 향상을 위하여 상기 대응하는 소켓 와이어(222)와 다른 두께를 갖도록 형성될 수 있다.
상기 다수의 플러그 와이어들(212) 중 어느 하나의 플러그 와이어 및 상기 다수의 소켓 와이어들 중 대응하는 어느 하나의 소켓 와이어는 상기 상부 패키지(210)와 상기 하부 패키지(220)를 전기적으로 연결한다.
상기 POP(200)의 플러그 와이어 및 소켓 와이어를 구비하는 인터커넥터는 종래의 솔더링 볼에 의한 인터커넥터보다 점유 면적이 작다. 따라서 본 발명에 따른 POP는 종래에 비하여 인터커넥터들의 수를 늘릴 수 있다.
상기 POP(200)는 상기 제2 솔더볼(29)에 의하여 보드(Board) 상에 장착되며, 상기 하부 패키지(220)는 상기 제2 솔더볼(29)을 통하여 상기 보드(Board)로부터 스트레스(stress)를 받을 수 있다.
솔더 볼(solder ball) 커넥터를 사용하는 종래의 POP(100)는 상기 POP(100)가 상기 스트레스를 받으면 상기 솔더 볼에 크랙(crack)이 발생될 수 있었다.
그러나 본 발명에 따른 플러그 앤 소켓 구조의 와이어 커넥터를 사용하는 POP(200)는 상기 제1 PCB(14)와 상기 제2 PCB(24) 각각이 받는 스트레스의 차이를 완충, 즉 열 팽창 계수의 차이에 기인한 상기 제1 PCB(14)와 상기 제2 PCB(24)를 연결하는 커넥터에 발생될 수 있는 크랙을 방지할 수 있는 역할을 한다.
도 3은 도 2에 도시된 플러그 와이어 및 소켓 와이어의 정면사시도이고, 도 4는 도 2에 도시된 플러그 와이어 및 소켓 와이어의 평면도이고, 도 5는 도 2에 도시된 플러그 와이어 및 소켓 와이어의 배면사시도이고, 도 6은 도 2에 도시된 플러그 와이어 및 소켓 와이어의 측면도이다.
도 3 내지 도 6를 참조하면, 상기 플러그 와이어(212)는 양 끝 점이 상기 하부 패키지(예컨대, 제2 PCB(24))의 상부 및 상기 상부 패키지(예컨대, 제1PCB(14))의 하부 중 어느 하나의 패키지에 접합에 접합되고, 적어도 하나의 꼭지점을 갖도록 형상화될 수 있다. 예컨대, 상기 플러그 와이어(212)는 사다리꼴 형상을 갖도록 형성될 수 있다.
상기 소켓 와이어(222)는 제1 와이어(312) 및 제2 와이어(314)를 포함한다. 상기 제1 와이어(312) 및 상기 제2 와이어(314) 각각은 양 끝 점이 상기 하부 패키지(예컨대, 제2PCB(24))의 상부 및 상기 상부 패키지(예컨대, 제1PCB(14))의 하부 중 다른 어느 하나의 패키지에 접합되고, 적어도 하나의 꼭지점을 갖도록 형성될 수 있다.
도 4에 도시된 바와 같이 상기 제1 와이어(312)는 상기 플러그 와이어(212)가 상기 제1 와이어(312)와 상기 제2 와이어(314) 사이로 플러그 인(plug in) 될 수 있을 정도의 이격 간격(d1)을 갖는다.
상기 플러그 와이어(212)는 상기 제1와이어(312) 및 상기 제2 와이어(314) 사이로 삽입(plug-in)된다. 상기 플러그 와이어(212)가 상기 제1 와이어(312) 및 상기 제2 와이어(314) 사이에 삽입된 상태에서 상기 상부 패키지(210) 및 상기 하부 패키지(220)는 전기적으로 연결된다.
따라서 본 발명에 따른 POP(200)는 상기 플러그 와이어(212)가 상기 소켓 와이어(312 및 314)로 플러그 인되는 구조이므로 종래에 비하여 POP의 높이(height)를 줄일 수 있다.
어느 일단에서 상기 제1 와이어(312)와 상기 제2 와이어(314) 사이의 상기 이격 거리(d1)는 다른 어느 일단에서 상기 제1 와이어(312)와 상기 제2 와이어(314) 사이의 이격 거리(d2, 예컨대 d2≠d1)와 서로 다르도록 상기 제1 와이어(312) 및 상기 제2 와이어(314)는 형성될 수 있다.
예컨대, 상기 제1 와이어(312)는 사다리꼴 형상을 갖도록 형성될 수 있으며, 상기 제2 와이어(314)는 도 4에 도시된 바와 같이 상기 제1 와이어(312) 반대 방향 으로 휘어진 사다리꼴 형상을 갖도록 형성될 수 있다. 이것은 상기 플러그 와이어(212)가 상기 제1 와이어(312) 및 상기 제2 와이어(314) 사이로 용이하게 삽입될 수 있도록 하기 위함이다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 적층형 반도체 패키지는 플러그 앤 소켓 형상의 와이어 구조를 갖는 커넥터를 사용함으로써 상기 상부 패키지와 하부 패키지 사이의 인터커넥션(interconnection)의 수를 증가시킬 수 있는 효과가 있다.
또한 본 발명에 따른 적층형 반도체 패키지는 보드로부터의 스트레스로 인한 커넥터의 크랙 발생을 줄일 수 있으며, POP의 높이를 줄일 수 있는 효과가 있다.

Claims (10)

  1. 하부 패키지;
    상기 하부 패키지 위(over)에 적층되는 상부 패키지; 및
    각각이 상기 상부 패키지와 상기 하부패키지에 접합되어 결합되고, 플러그 앤 소켓(plug and socket) 형상의 와이어 연결을 가지며, 상기 상부 패키지와 상기 하부 패키지를 전기적으로 연결하는 다수의 전도성 와이어 커넥터들(wire connectors)을 구비하는 적층형 반도체 패키지.
  2. 제1항에 있어서, 상기 다수의 전도성 와이어 커넥터들 각각은,
    상기 하부 패키지의 상부 및 상기 상부 패키지의 하부 중 어느 하나에 접합된 플러그 와이어; 및
    상기 하부 패키지의 상부 및 상기 상부 패키지의 하부 중 다른 어느 하나에 접합된 소켓 와이어를 구비하며,
    상기 플러그 와이어는 상기 소켓 와이어로 플러그 인(plug-in)되는 적층형 반도체 패키지
  3. 제2항에 있어서, 상기 플러그 와이어는,
    상기 소켓 와이어와 착탈가능한 적층형 반도체 패키지.
  4. 제2항에 있어서, 상기 플러그 와이어는,
    양 끝 점이 상기 하부 패키지의 상부 및 상기 상부 패키지의 하부 중 어느 하나의 패키지에 접합되고, 적어도 하나의 꼭지점을 갖도록 형상화되는 적층형 반도체 패키지.
  5. 제4항에 있어서, 상기 플러그 와이어는,
    상기 소켓 와이어와 다른 두께를 갖는 적층형 반도체 패키지.
  6. 제4항에 있어서, 상기 소켓 와이어는,
    각각의 양 끝 점이 상기 하부 패키지의 상부 및 상기 상부 패키지의 하부 중 어느 하나의 패키지에 접합되며, 적어도 하나의 꼭지점을 갖는 제1와이어 및 제2 와이어를 구비하며,
    상기 제1 와이어와 상기 제2 와이어는,
    상기 플러그 와이어가 상기 제1 와이어와 상기 제2 와이어 사이로 플러그 인 될 수 있을 정도의 이격 간격을 갖으며, 어느 일단에서 상기 제1 와이어와 상기 제2 와이어 사이의 이격 거리는 다른 어느 일단에서 상기 제1 와이어와 상기 제2 와이어 사이의 이격 거리와 서로 다른 적층형 반도체 패키지.
  7. 제1 패키지 및 상기 제1 패키지 위(over)에 적층되는 제2 패키지를 포함하는 적층형 반도체 장치에 있어서,
    상기 제1 패키지는,
    제1 PCB(printed circuit board);
    상기 제1 PCB 상(on)에 적층되고, 상기 제1 PCB와 전기적으로 연결된 다수의 메모리 칩들;
    상기 다수의 메모리 칩들과 상기 제1 PCB를 감싼 제1 봉지제 영역(Molding Area); 및
    상기 제1 PCB 하부의 일 영역에 전기적으로 접합되는 제1 와이어를 구비하며,
    상기 제2 패키지는,
    제2 PCB;
    상기 제2 PCB 상(on)의 일 영역에 접합되는 로직 장치(logic device);
    상기 로직 장치를 감싸며, 상기 제1패키지를 지지하기 위하여 상기 제1PCB 하부의 다른 일 영역에 접합되는 제2 봉지제 영역; 및
    상기 제2 PCB 상(on)의 다른 일 영역에 접합되는 제2 와이어를 구비하며,
    상기 제1 와이어와 상기 제2 와이어는 착탈 가능한 플러그 앤 소켓 형상의 커넥션(connection)을 갖는 적층형 반도체 장치.
  8. 제7항에 있어서,
    상기 제1 와이어는 플러그 형상과 소켓 형상 중에서 어느 하나의 형상을 갖고, 상기 제2 와이어는 상기 플러그 형상과 상기 소켓 형상 중에서 다른 하나의 형상을 갖으며, 상기 제1 와이어와 상기 제2 와이어는 서로 플러그 인(plug-in)되는 적층형 반도체 장치.
  9. 제8항에 있어서,
    상기 제1 와이어는 상기 제2 와이어와 다른 두께를 갖는 적층형 반도체 장치.
  10. 제9항에 있어서,
    상기 제1 와이어는,
    양 끝 점이 상기 제1 PCB 하부의 일 영역에 접합되고, 적어도 하나의 꼭지점을 갖도록 형성되며,
    상기 제2 와이어는,
    각각이 양 끝 점이 상기 제2 PCB 상(on)의 다른 일 영역에 접합되며, 적어도 하나의 꼭지점을 갖는 제3 와이어 및 제4와이어를 구비하며,
    상기 제3 와이어와 상기 제4 와이어는,
    상기 제1 와이어가 상기 제3 와이어와 상기 제4 와이어 사이로 플러그 인 될 수 있을 정도의 이격 간격을 갖으며, 어느 일단에서 상기 제3 와이어와 상기 제4 와이어 사이의 이격 거리는 다른 어느 일단에서 상기 제3 와이어와 상기 제4 와이어 사이의 이격 거리와 서로 다른 적층형 반도체 패키지.
KR1020060133153A 2006-12-22 2006-12-22 플러그 앤 소켓 형상의 와이어 연결을 갖도록 형성된적층형 반도체 패키지 KR100849210B1 (ko)

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