KR20150064461A - 반도체 장치 - Google Patents

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semiconductor chip
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chip
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Abstract

반도체 장치를 제공한다. 반도체 장치는 제1 너비를 갖는 패키지 기판, 패키지 기판 상에 실장되며, 서로 이종 칩들을 포함하는 제1 반도체 패키지 및 제2 반도체 패키지, 제1 및 제2 반도체 패키지들을 전기적으로 연결하는 연결 구조물을 포함한다. 제1 반도체 패키지는, 패키지 기판과 마주하며 제1 너비보다 작은 제2 너비를 갖는 제1 기판, 제1 기판과 패키지 기판 사이에 배치되는 제1 반도체 칩, 제1 반도체 칩과 패키지 기판을 전기적으로 연결하는 범프 구조물 및 제1 기판과 상기 제1 반도체 칩을 전기적으로 연결하는 본딩 와이어를 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관련된 것으로서, 더욱 상세하게는 패키지 온 패키지(package on package)를 포함하는 반도체 장치에 관련된 것이다.
반도체 소자는 소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 많은 전자 산업에서 사용되고 있다. 반도체 소자는 데이터를 저장하는 기억 소자, 데이터를 연산처리 하는 논리 소자, 및 다양한 기능을 동시에 수행할 수 있는 하이브리드(hybrid) 소자 등을 포함할 수 있다.
전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화에 대한 요구가 점점 심화되고 있다. 또한, 전자 산업의 발전에 의하여 반도체 소자의 고속화에 대한 요구도 점점 심화되고 있다. 이러한 반도체 소자의 고집적화 및/또는 고속화에 대한 요구들을 충족시키기 위하여 다양한 연구들이 수행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 고집적화 및 고속화에 적합한 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 개념에 따른 일 실시예는 반도체 장치를 제공한다. 상기 반도체 장치는, 제1 너비를 갖는 패키지 기판; 상기 패키지 기판 상에 실장되며, 서로 이종 칩들을 포함하는 제1 반도체 패키지 및 제2 반도체 패키지; 및 상기 제1 및 제2 반도체 패키지들을 전기적으로 연결하는 연결 구조물을 포함하되, 상기 제1 반도체 패키지는, 상기 패키지 기판과 마주하며, 상기 제1 너비보다 작은 제2 너비를 갖는 제1 기판; 상기 제1 기판 및 상기 패키지 기판 사이에 배치되는 제1 반도체 칩; 상기 제1 반도체 칩과 상기 패키지 기판을 전기적으로 연결하는 범프 구조물(bump structure); 및 상기 제1 기판과 상기 제1 반도체 칩을 전기적으로 연결하는 본딩 와이어(bondig wire)를 포함한다.
본 발명의 일 실시예에 따르면, 상기 범프 구조물은, 상기 제1 반도체 칩의 액티브 면에 접하는 도전 포스트(conductive post); 및 상기 도전 포스트 상에 접착된 솔더 볼(solder ball)를 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 본딩 와이어는 상기 제1 반도체 칩의 액티브 면에 접할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 본딩 와이어는 상기 제1 반도체 칩의 가장자리 영역에 배치되며, 상기 범프 구조물은 상기 제1 반도체 칩의 중앙 영역에 배치될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제2 반도체 패키지는, 상기 연결 구조물과 전기적으로 연결되는 제2 기판; 상기 제2 기판 상에 실장된 제2 반도체 칩; 및 상기 제2 반도체 칩을 상기 제2 기판과 전기적으로 연결하는 제2 연결 패턴을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 반도체 칩은 로직 셀들을 포함하며, 상기 제2 반도체 칩은 메모리 셀들을 포함할 수 있다.
본 발명의 개념에 따른 실시예들에 따르면, 패키지 온 패키지에서 인터포져로 기능하는 제1 기판의 너비가 패키지 기판의 너비보다 작아 인터포져의 비용을 낮출 수 있다. 또한, 제1 반도체 칩과 패키지 기판을 플립 칩 구조로 연결하고, 제1 반도체 칩과 제1 기판을 본딩 와이어로 연결함으로써 I/O 밀도를 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 장치를 제조하기 위한 방법을 설명하기 위한 단면도들이다.
도 3은 본 발명의 실시예에 따른 반도체 장치를 포함하는 모듈을 설명하기 위한 단면도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성 요소가 다른 구성 요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체 장치는 패키지 기판(100)과, 상기 패키지 기판(100) 상에 실장되는 제1 반도체 패키지(10) 및 제2 반도체 패키지(20)와, 상기 제1 및 제2 반도체 패키지들(10, 20) 사이를 전기적으로 연결하는 연결 구조물(connection structure, 30)을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 반도체 패키지(10)는 상기 제2 반도체 패키지(20)와 이종 패키지일 수 있다. 예컨대, 상기 제1 반도체 패키지(10)는 로직 패키지(logic package)이며, 상기 제2 반도체 패키지(20)는 메모리 패키지(memory package)일 수 있다.
패키지 기판(100)은 PCB(printed circuit board)일 수 있다. 상기 패키지 기판(100)은 제1 면(102) 및 제2 면(104)을 포함할 수 있다. 상기 제1 면(102)은 상기 제1 반도체 패키지(10)와 마주하며, 상기 제1 면(102)에 다수의 제1 패드들(110)이 배치될 수 있다. 상기 제2 면(104)은 상기 제1 면(102)에 대향되며, 상기 제2 면(104)에 다수의 제2 패드들(112)이 배치될 수 있다. 상기 제2 패드들(112)은 외부 터미널들 (external terminals, 120)과 각각 전기적으로 연결될 수 있다. 예컨대, 상기 외부 터미널들(120) 각각은 솔더 볼(solder ball)을 포함할 수 있다. 본 발명의 일 실시예에 따르면, 상기 패키지 기판(100)은 제1 너비(WD1)를 가질 수 있다.
상기 제1 반도체 패키지(10)는 제1 기판(150), 제1 반도체 칩(130), 제1 연결 패턴(170, 180) 및 제1 몰드부(190)를 포함할 수 있다.
상기 제1 기판(150)은 PCB(printed circuit board) 또는 실리콘 기판일 수 있다. 일 측면에 따르면, 상기 제1 기판(150)은 제1 반도체 칩(130)과 후속하여 설명될 제2 반도체 칩(230) 사이에서 상기 제1 및 제2 반도체 칩들(130, 230) 사이를 전기적으로 연결하는 인터포져(interposer) 기판으로 기능할 수 있다. 일 측면에 따르면, 상기 제1 기판(150)은 상기 제1 너비(WD1)보다 작은 제2 너비(WD2)를 가질 수 있다.
상기 제1 기판(150)의 너비가 작아지면 작아질수록 상기 제1 기판(150)에 대한 비용이 감소될 수 있다. 따라서, 본 실시예에서 상기 패키지 기판(100)보다 작은 너비를 갖는 제1 기판(150)을 사용함으로써 반도체 장치를 제작하는데 소요되는 비용을 절약할 수 있다.
상기 제1 기판(150)은 상기 제1 반도체 칩(130)이 실장되는 제1 면(152)과 상기 제1 면(152)에 대향되는 제2 면(154)을 포함할 수 있다. 상기 제1 면(152) 상에는 DAF(die attach film, 132)에 의해 상기 제1 반도체 칩(130)을 접착시킬 수 있다. 상기 제1 기판(150)의 제1 면(152)에는 상기 제1 반도체 칩(130)과 전기적으로 연결되는 제3 패드들(160)이 형성될 수 있다. 상기 제1 기판(150)의 제2 면(154)에는 상기 연결 구조물(30)과 전기적으로 연결되는 제4 패드들(162)이 형성될 수 있다. 상기 제4 패드들(162)은 상기 연결 구조물(30)이 형성된 구조 및 수량과 실질적으로 동일할 수 있다.
상기 제1 반도체 칩(130)은 회로 패턴이 형성된 액티브 면(active surface)과 액티브 면에 대향하는 비-액티브 면을 포함할 수 있다. 상기 제1 반도체 칩(130)의 액티브 면은 상기 패키지 기판(100)의 제1 면과 마주하며 소정 거리 이격되어 배치될 수 있다. 상기 제1 반도체 칩(130)의 비-액티브 면은 DAF(132)에 의해 제1 기판(150)과 접착될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 반도체 칩(130)의 회로 패턴은 로직 셀들(logic cells)을 포함할 수 있다.
상기 제1 반도체 칩(130)과 상기 패키지 기판(100) 상에 제1 연결 패턴(170, 180)이 배치될 수 있다. 상기 제1 연결 패턴(170, 180)은 상기 제1 반도체 칩(130), 제1 기판(150) 및 상기 패키지 기판(100)을 전기적으로 연결할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 연결 패턴(170, 180)은 본딩 와이어(bonding wire, 170) 및 범프 구조물(bump structure, 180)을 포함할 수 있다. 상기 범프 구조물(180)은 도전 포스트(conductive post, 182) 및 솔더 볼(solder ball, 184)이 결합된 구조를 가질 수 있다. 일 측면에 따르면, 상기 본딩 와이어(170)는 상기 제1 반도체 칩(130)의 가장자리 영역에 배치될 수 있다. 전술한 제3 패드들(160) 각각은 본딩 와이어(170)에 의해 상기 제1 반도체 칩(130)과 전기적으로 연결될 수 있다. 따라서, 상기 제3 패드들(160)은 상기 제1 기판(150)의 가장자리 영역에 배치될 수 있다.
상기 범프 구조물(180)은 상기 본딩 와이어(170)가 배치되지 않은 상기 제1 반도체 칩(130)의 다른 영역에 배치될 수 있다. 예컨대, 상기 범프 구조물(180)은 상기 제1 반도체 칩(130)의 중앙 영역에 배치될 수 있다. 상기 범프 구조물(180)은 상기 패키지 기판(100)의 제1 패드들(110)과 각각 접하며 배치될 수 있다. 상기 범프 구조물(180)에 의해 상기 패키지 기판(100) 및 상기 제1 반도체 칩(130)이 전기적으로 연결될 수 있다.
본 발명의 실시예들에 따르면, 범프 구조물들(180)을 통해 상기 제1 반도체 칩(130)과 패키지 기판(100)을 플립 칩(flip chip) 구조로 연결하는 동시에, 본딩 와이어(170)를 통해 제1 반도체 칩(130)을 제1 기판(150)과 전기적으로 연결함으로써, I/O 밀도를 향상시킬 수 있다. 구체적으로, 일반적으로 패키지 온 패키지 구조에서 적층된 패키지들을 솔더 볼들로 연결하는데, 본 발명의 실시예들에서 제1 기판(150)을 매개로 제2 반도체 패키지(20)와 제1 반도체 패키지(10)를 본딩 와이어(170)를 이용하여 전기적으로 연결할 수 있다. 따라서, 점차 작아지는 반도체 장치의 크기의 추세로 볼 때 솔더 볼로 패키지들을 연결하는 것보다 본딩 와이어(170)를 이용하여 패키지들을 연결하는 것이 면적 면에서 더 적합할 수 있다. 또한, 제1 반도체 칩(130)을 패키지 기판(100)에 범프 구조물들(180)을 이용하여 플립 칩 구조로 전기적으로 연결함으로써, I/O 밀도를 향상시킬 수 있다.
상기 제1 몰드부(190)는 상기 패키지 기판(100) 상에서, 상기 제1 반도체 칩(130) 및 제1 기판(150)을 보호하도록 배치될 수 있다. 예컨대, 상기 제1 몰드부(190)의 상부면은 상기 제1 기판(150)의 제2 면(154)과 실질적으로 동일한 평면일 수 있다.
제2 반도체 패키지(20)는 제2 기판(200), 제2 반도체 칩(230), 제2 연결 패턴(252, 254) 및 제2 몰드부(260)를 포함할 수 있다.
상기 제2 기판(200)은 PCB 또는 반도체 기판을 포함할 수 있다. 상기 제2 기판(200)은 상기 제2 반도체 칩(230)을 실장하는 제1 면(202)과, 상기 제1 면(202)과 대향하는 제2 면(204)을 포함할 수 있다. 상기 제2 기판(200)의 제1 면(202)에는 다수의 제5 패드들(210)이 형성될 수 있다. 상기 제2 면(204)에는 다수의 제6 패드들(212)이 형성될 수 있다.
본 실시예에서는 두 개의 제2 반도체 칩(230)들이 적층된 구조를 예시적으로 설명한다. 그러나, 본 발명에서 상기 제2 반도체 칩(230)들의 수량을 한정하지는 않는다. 이하에서 설명의 용이함을 위하여 상기 제2 반도체 칩(230)들 중 아래에 배치된 제2 반도체 칩(230)을 하부 칩(232) 이라 하고, 위에 배치된 제2 반도체 칩(230)을 상부 칩(234)이라 한다.
상기 제2 기판(200)의 제1 면에 하부 칩(232)이 제1 DAF(242)에 의해 접착될 수 있다. 상기 하부 칩(232) 상에 상부 칩(234)이 제2 DAF(244)에 의해 접착될 수 있다. 본 실시예에서, 상기 하부 칩(232) 및 상부 칩(234)은 수직 적층되지만, 다른 실시예에서는 서로 수평적으로 배치될 수 있다.
제2 연결 패턴(252, 254)은 상기 하부 칩(232)과 상기 제5 패드(210)를 전기적으로 연결하는 하부 칩 연결 패턴(252)과, 상기 상부 칩(234)과 상기 제5 패드(210)를 전기적으로 연결하는 상부 칩 연결 패턴(254)을 포함할 수 있다. 예컨대, 상기 제2 연결 패턴(252, 254)은 본딩 와이어를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 반도체 칩(230)은 메모리 셀들을 포함할 수 있다. 전술한 바와 같이 상기 제1 및 제2 반도체 패키지들(10, 20)은 서로 이종 패키지로 구성될 수 있다.
상기 제2 몰드부(260)는 상기 제2 기판(200) 상에서 상기 제2 반도체 칩(230) 및 상기 제2 기판(200)을 보호하도록 형성될 수 있다.
상기 연결 구조물들(30)은 상기 제1 반도체 패키지(10) 및 제2 반도체 패키지(20) 사이에서, 상기 제1 및 제2 반도체 패키지들(10, 20)을 전기적으로 연결할 수 있다. 구체적으로, 상기 연결 구조물들(30) 각각은, 상기 제1 기판(150)의 제4 패드(162)와 상기 제2 기판(200)의 제6 패드(212)와 접하며 배치될 수 있다. 예컨대, 상기 연결 구조물(30)은 솔더 볼일 수 있다.
(반도체 장치의 제조 방법)
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 반도체 장치를 제조하는 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 제1 기판(150) 상에 제1 반도체 칩(130)을 실장할 수 있다.
상기 제1 기판(150)의 제1 면(152) 상에 제1 반도체 칩(130)을 DAF(132)을 이용하여 접착할 수 있다. 상기 DAF(132)에 의해 접하는 제1 반도체 칩(130)의 면은 비-액티브 면일 수 있다.
본딩 와이어(170)를 이용하여 상기 제1 기판(150) 및 제1 반도체 칩(130)을 전기적으로 연결할 수 있다. 구체적으로 설명하면, 상기 제1 기판(150)의 제1 면(152)에는 다수의 제3 패드들(160)이 형성될 수 있다. 상기 본딩 와이어(170)는 상기 제1 반도체 칩(130)과 상기 제3 패드들(160)을 각각 전기적으로 연결할 수 있다. 이때, 상기 본딩 와이어(170)가 연결되는 제1 반도체 칩(130)의 면은 액티브 면일 수 있다.
상기 제1 기판(150)의 제2 면(154)에는 다수의 제4 패드들(162)이 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 기판(150)은 제2 너비(WD2)를 가질 수 있다.
도 2b를 참조하면, 상기 제1 반도체 칩(130)의 액티브 면 상에 다수의 범프 구조물들(180)을 형성할 수 있다.
본 발명의 일 실시예에 따르면, 상기 범프 구조물들(180) 각각은 도전 포스트(182) 상에 솔더 볼(184)이 접착된 구조를 가질 수 있다. 예컨대, 상기 도전 포스트(182)는 구리와 같은 금속을 포함할 수 있다.
도시된 바와 같이 상기 제1 반도체 칩(130)의 액티브 면에 범프 구조물들(180) 및 본딩 와이어(170)가 형성될 수 있다. 일 측면에 따르면, 상기 본딩 와이어(170)는 제1 반도체 칩(130)의 가장자리 영역에 형성되며, 상기 범프 구조물(180)을 상기 제1 반도체 칩(130)의 중앙 영역에 형성될 수 있다.
도 2c를 참조하면, 상기 제1 반도체 칩(130)의 액티브 면이 패키지 기판(100)의 제1 면(102)이 마주하도록 배치한 후, 상기 제1 반도체 칩(130) 및 제1 기판(150)을 상기 패키지 기판(100) 상에 실장할 수 있다.
상기 패키지 기판(100)의 제1 면(102)에는 다수의 제1 패드들(110)이 형성되며, 상기 제1 패드들(110)은 상기 범프 구조물들(180)에 각각 대응되는 위치에 배치될 수 있다.
본 발명의 일 실시예에 따르면, 상기 패키지 기판(100)은 상기 제2 너비(WD2)보다 큰 제1 너비(WD1)를 가질 수 있다.
도 2d를 참조하면, 상기 패키지 기판(100) 상에 상기 제1 반도체 칩(130) 및 상기 제1 기판(150)을 보호하는 제1 몰드부(190)를 형성할 수 있다. 일 측면에 따르면, 상기 제1 몰드부(190)의 상면은 상기 제1 기판(150)의 제2 면(152)과 실질적으로 동일한 평면일 수 있다.
일 측면에 따르면, 상기 패키지 기판(100)의 제2 면(102)에는 다수의 제2 패드들(112)이 형성되며, 상기 제2 패드들(112)은 외부 터미널들(120)과 각각 전기적으로 연결될 수 있다.
다른 측면에 따르면, 상기 외부 터미널들(120)이 상기 제2 패드들(112)에 연결되는 공정은 후속 공정에서 수행될 수도 있다.
도 2e를 참조하면, 제2 반도체 패키지(20)를 마련할 수 있다.
보다 구체적으로 설명하면, 제5 패드들(210)이 형성된 제2 기판(200)의 제1 면(202) 상에 제2 반도체 칩(230)을 DAF(242, 244)로 접착할 수 있다. 일 측면에 따르면, 본 실시예에서 상기 제2 반도체 칩(230)은 하부 칩(232) 및 상부 칩(234)을 포함하는 다층 구조를 가질 수 있다. 본 실시예에서는 두 개의 제2 반도체 칩들을 도시하였으나, 본 발명에서 상기 제2 반도체 칩들의 수량을 이것으로 한정하는 것은 아니다.
상기 제2 기판(200)의 제1 면(202) 상에 하부 칩(232)이 제1 DAF(242)로 접착되고 상기 하부 칩(232) 상에 상부 칩(234)이 제2 DAF(244)로 접착될 수 있다. 상기 상부 칩(234) 및 하부 칩(232)은 제2 연결 패턴들(252, 254)을 통해 상기 제5 패드들(210)과 각각 전기적으로 연결될 수 있다.
상기 제2 기판(200) 상에 상기 제2 반도체 칩(230)을 보호하기 위한 제2 몰드부(260)가 형성될 수 있다. 상기 제2 몰드부(260)는 상기 제2 반도체 칩(230) 최상부를 완전하게 덮도록 형성될 수 있다.
상기 제2 기판(200)의 제2 면(204)에는 다수의 제6 패드들(212)이 형성될 수 있다. 상기 제6 패드들(212)에는 다수의 연결 구조물들(30)이 각각 전기적으로 연결될 수 있다. 본 발명의 일 실시예에 따르면, 상기 연결 구조물(30)은 솔더 볼일 수 있다.
도 2f 및 도 2g를 참조하면, 상기 제2 반도체 패키지(20)를 상기 제1 기판(150) 상에 실장할 수 있다.
상기 제2 기판(200)의 제2 면(204)에 배치된 상기 다수의 연결 구조물들(30)이 상기 제1 기판(150)의 제4 패드들(162)과 마주하도록 배치된 후, 상기 연결 구조물들(30)과 상기 제4 패드들(162)이 각각 접촉될 수 있다.
이로써, 상기 패키지 기판(100) 상에 제1 반도체 패키지(10) 및 제2 반도체 패키지(20)가 실장된 반도체 장치를 완성할 수 있다.
도 3은 본 발명의 실시예에 따른 반도체 장치를 포함하는 모듈을 설명하기 위한 단면도이다.
도 3을 참조하면, 상기 모듈은 모듈 보드(MDB) 및 반도체 장치를 포함할 수 있다.
상기 모듈 보드(MDB)는 전자 기기의 메모리 카드 또는 로직 카드에 배치될 수 있다. 상기 모듈 보드(MDB) 상에 상기 반도체 장치가 연결될 수 있다. 본 발명의 실시예에 따른 반도체 장치는 도 1에 도시된 반도체 장치와 실질적으로 동일하여 그 상세한 설명을 생략하기로 한다. 반도체 장치의 패키지 기판(100)에 연결된 외부 터미널들(120)이 상기 모듈 보드(MDB)에 각각 전기적으로 연결될 수 있다.
한편, 도 3의 도면 부호들은 도 1에서 설명된 것들과 실질적으로 동일하여 기재하지 않는다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 제1 반도체 패키지
20: 제2 반도체 패키지
30: 연결 구조물
100: 제1 기판
130: 제1 반도체 칩
170: 본딩 와이어
180: 범프 구조물

Claims (6)

  1. 제1 너비를 갖는 패키지 기판;
    상기 패키지 기판 상에 실장되며, 서로 이종 칩들을 포함하는 제1 반도체 패키지 및 제2 반도체 패키지; 및
    상기 제1 및 제2 반도체 패키지들을 전기적으로 연결하는 연결 구조물을 포함하되,
    상기 제1 반도체 패키지는,
    상기 패키지 기판과 마주하며, 상기 제1 너비보다 작은 제2 너비를 갖는 제1 기판;
    상기 제1 기판 및 상기 패키지 기판 사이에 배치되는 제1 반도체 칩;
    상기 제1 반도체 칩과 상기 패키지 기판을 전기적으로 연결하는 범프 구조물(bump structure); 및
    상기 제1 기판과 상기 제1 반도체 칩을 전기적으로 연결하는 본딩 와이어(bondig wire)를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 범프 구조물은,
    상기 제1 반도체 칩의 액티브 면에 접하는 도전 포스트(conductive post); 및
    상기 도전 포스트 상에 접착된 솔더 볼(solder ball)를 포함하는 반도체 장치.
  3. 제1항에 있어서,
    상기 본딩 와이어는 상기 제1 반도체 칩의 액티브 면에 접하는 반도체 장치.
  4. 제1항에 있어서,
    상기 본딩 와이어는 상기 제1 반도체 칩의 가장자리 영역에 배치되며,
    상기 범프 구조물은 상기 제1 반도체 칩의 중앙 영역에 배치되는 반도체 장치.
  5. 제1항에 있어서,
    상기 제2 반도체 패키지는,
    상기 연결 구조물과 전기적으로 연결되는 제2 기판;
    상기 제2 기판 상에 실장된 제2 반도체 칩; 및
    상기 제2 반도체 칩을 상기 제2 기판과 전기적으로 연결하는 제2 연결 패턴을 포함하는 반도체 장치.
  6. 제5항에 있어서,
    상기 제1 반도체 칩은 로직 셀들을 포함하며,
    상기 제2 반도체 칩은 메모리 셀들을 포함하는 반도체 장치.
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