JP6562467B2 - ファン−アウト半導体パッケージ - Google Patents

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Description

本発明は、半導体パッケージ、例えば、接続端子を半導体チップが配置された領域外にも拡張することができるファン−アウト半導体パッケージに関するものである。
最近、半導体チップに関する技術開発の主な傾向の一つは、部品のサイズを縮小することである。そこで、パッケージ分野においても、小型の半導体チップなどの需要の急増に伴い、サイズが小型でありながらも、多数のピンを実現することが要求されている。
これに応えるために提案されたパッケージ技術の一つがファン−アウト半導体パッケージである。ファン−アウト半導体パッケージは、接続端子を半導体チップが配置されている領域外にも再配線し、サイズが小型でありながらも、多数のピンを実現可能とする。
本発明の様々な目的の一つは、様々な原因で発生し得る接続パッドの腐食を防止することができるファン−アウト半導体パッケージを提供することにある。
本発明により提案する様々な解決手段の一つは、接続パッドが露出している表面をビアで全て覆うことにより、高温または高湿度によって信頼性が損なわれる環境下において様々な原因で発生し得る接続パッドの腐食を防止する工夫である。
本発明の一例によるファン−アウト半導体パッケージは、貫通孔を有する第１接続部材と、第１接続部材の貫通孔に配置され、接続パッドが配置された活性面及び活性面とは反対側に配置された非活性面を有する半導体チップと、第１接続部材及び半導体チップの非活性面の少なくとも一部を封止する封止材と、第１接続部材及び半導体チップの活性面上に配置された第２接続部材と、を備え、第１接続部材及び第２接続部材はそれぞれ接続パッドと電気的に接続された再配線層を含み、半導体チップは接続パッドの少なくとも一部を露出させる開口部を有するパッシベーション膜を含み、第２接続部材の再配線層はビアを介して接続パッドと接続され、ビアはパッシベーション膜の少なくとも一部を覆うように構成されている。
本発明の様々な効果の一つとして、本発明によれば、様々な原因で発生し得る接続パッドの腐食を防止することができるファン−アウト半導体パッケージを提供することができる。
電子機器システムの例を概略的に示すブロック図である。 電子機器の一例を概略的に示す斜視図である。 ファン−イン半導体パッケージのパッケージング前後を概略的に示す断面図である。 ファン−イン半導体パッケージのパッケージング過程を概略的に示す断面図である。 ファン−イン半導体パッケージがインターポーザ基板上に実装され、最終的に電子機器のメインボードに実装された場合を概略的に示す断面図である。 ファン−イン半導体パッケージがインターポーザ基板内に内蔵され、最終的に電子機器のメインボードに実装された場合を概略的に示す断面図である。 ファン−アウト半導体パッケージの概略的な形状を示す断面図である。 ファン−アウト半導体パッケージが電子機器のメインボードに実装された場合を概略的に示す断面図である。 ファン−アウト半導体パッケージの一例を概略的に示す断面図である。 図９に示すファン−アウト半導体パッケージの概略的なＩ−Ｉ'の切断平面図である。 図９に示すファン−アウト半導体パッケージの第２接続部材のビアが半導体チップのパッシベーション膜を覆う位置によるストレス変化を概略的に示す図面である。 ファン−アウト半導体パッケージの他の一例を概略的に示す断面図である。 ファン−アウト半導体パッケージの他の一例を概略的に示す断面図である。 接続パッドに腐食が発生する場合を概略的に示す図面である。 電圧が印加されていない状態の接続パッドの腐食を概略的に示す図面である。 電圧が印加された状態の接続パッドの腐食を概略的に示す図面である。
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示（または強調表示や簡略化表示）がされることがある。
電子機器
図１は電子機器システムの例を概略的に示すブロック図である。
図面を参照すると、電子機器１０００はメインボード１０１０を収容する。メインボード１０１０には、チップ関連部品１０２０、ネットワーク関連部品１０３０、及びその他の部品１０４０などが物理的及び／または電気的に接続されている。これらは、後述する他の部品とも結合されて、様々な信号ライン１０９０を形成する。
チップ関連部品１０２０としては、揮発性メモリー（例えば、ＤＲＡＭ）、不揮発性メモリー（例えば、ＲＯＭ）、フラッシュメモリーなどのメモリーチップ；セントラルプロセッサ（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラーなどのアプリケーションプロセッサチップ；アナログ−デジタルコンバータ、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ−ｓｐｅｃｉｆｉｃ ＩＣ）などのロジックチップなどが含まれるが、これらに限定されるものではなく、これら以外にも、その他の形態のチップ関連部品が含まれ得ることはいうまでもない。また、これら部品１０２０が互いに組み合わされてもよいことはいうまでもない。
ネットワーク関連部品１０３０としては、Ｗｉ−Ｆｉ（ＩＥＥＥ ８０２．１１ファミリなど）、ＷｉＭＡＸ（ＩＥＥＥ ８０２．１６ファミリなど）、ＩＥＥＥ ８０２．２０、ＬＴＥ（ｌｏｎｇ ｔｅｒｍ ｅｖｏｌｕｔｉｏｎ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＳ、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、ブルートゥース（登録商標）（Ｂｌｕｅｔｏｏｔｈ（登録商標））、３Ｇ、４Ｇ、５Ｇ、及びそれ以降のものとして指定された任意の他の無線及び有線プロトコルが含まれるが、これらに限定されるものではなく、これら以外にも、その他の多数の無線または有線標準やプロトコルのうち任意のものが含まれ得る。また、ネットワーク関連部品１０３０が、チップ関連部品１０２０とともに互いに組み合わされてもよいことはいうまでもない。
その他の部品１０４０としては、高周波インダクタ、フェライトインダクタ、パワーインダクタ、フェライトビーズ、ＬＴＣＣ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏ−Ｆｉｒｉｎｇ Ｃｅｒａｍｉｃｓ）、ＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）フィルター、ＭＬＣＣ（Ｍｕｌｔｉ−Ｌａｙｅｒ Ｃｅｒａｍｉｃ Ｃｏｎｄｅｎｓｅｒ）などが含まれるが、これらに限定されるものではなく、これら以外にも、その他の様々な用途のために用いられる受動部品などが含まれ得る。また、その他の部品１０４０が、チップ関連部品１０２０及び／またはネットワーク関連部品１０３０とともに互いに組み合わされてもよいことはいうまでもない。
電子機器１０００の種類に応じて、電子機器１０００は、メインボード１０１０に物理的及び／または電気的に接続されているか接続されていない他の部品を含むことができる。他の部品としては、例えば、カメラ１０５０、アンテナ１０６０、ディスプレイ１０７０、電池１０８０、オーディオコーデック（図示せず）、ビデオコーデック（図示せず）、電力増幅器（図示せず）、羅針盤（図示せず）、加速度計（図示せず）、ジャイロスコープ（図示せず）、スピーカー（図示せず）、大容量記憶装置（例えば、ハードディスクドライブ）（図示せず）、ＣＤ（ｃｏｍｐａｃｔ ｄｉｓｋ）（図示せず）、及びＤＶＤ（ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｋ）（図示せず）などが挙げられる。但し、これらに限定されるものではなく、これら以外にも、電子機器１０００の種類に応じて様々な用途のために用いられるその他の部品などが含まれ得ることはいうまでもない。
電子機器１０００は、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、携帯情報端末（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、デジタルビデオカメラ（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｃａｍｅｒａ）、デジタルスチルカメラ（ｄｉｇｉｔａｌ ｓｔｉｌｌ ｃａｍｅｒａ）、ネットワークシステム（ｎｅｔｗｏｒｋ ｓｙｓｔｅｍ）、コンピューター（ｃｏｍｐｕｔｅｒ）、モニター（ｍｏｎｉｔｏｒ）、タブレット（ｔａｂｌｅｔ）、ラップトップ（ｌａｐｔｏｐ）、ネットブック（ｎｅｔｂｏｏｋ）、テレビジョン（ｔｅｌｅｖｉｓｉｏｎ）、ビデオゲーム（ｖｉｄｅｏ ｇａｍｅ）、スマートウォッチ（ｓｍａｒｔ ｗａｔｃｈ）、オートモーティブ（Ａｕｔｏｍｏｔｉｖｅ）などであることができる。但し、これらに限定されるものではなく、これら以外にも、データを処理する任意の他の電子機器であってもよいことはいうまでもない。
図２は電子機器の一例を概略的に示す斜視図である。
図面を参照すると、半導体パッケージは、上述のような種々の電子機器において様々な用途に適用される。例えば、スマートフォン１１００の本体１１０１の内部にはメインボード１１１０が収容されており、メインボード１１１０には種々の部品１１２０が物理的及び／または電気的に接続されている。また、カメラ１１３０のように、メインボード１１１０に物理的及び／または電気的に接続されているか接続されていない他の部品が本体１１０１内に収容されている。部品１１２０の一部はチップ関連部品であることができ、半導体パッケージ１００は、例えば、そのうちアプリケーションプロセッサであることができるが、これに限定されるものではない。電子機器が必ずしもスマートフォン１１００に限定されるものではなく、上述のように、他の電子機器であってもよいことはいうまでもない。
半導体パッケージ
一般に、半導体チップには、数多くの微細な電気回路が集積されているが、それ自体が半導体完成品としての役割を果たすことはできず、外部からの物理的衝撃または化学的浸蝕により損傷する可能性がある。したがって、半導体チップ自体をそのまま用いるのではなく、半導体チップをパッケージングして、パッケージングされた状態で電子機器などに用いている。
半導体パッケージングが必要な理由は、電気的接続という観点から、半導体チップと電子機器のメインボードの回路幅が異なるためである。具体的に、半導体チップは、接続パッドのサイズ及び接続パッド間の間隔が非常に微細であるのに対し、電子機器に用いられるメインボードは、部品実装パッドのサイズ及び部品実装パッド間の間隔が半導体チップのスケールより著しく大きい。したがって、半導体チップをこのようなメインボード上にそのまま取り付けることは困難であり、相互間の回路幅の差を緩和することができるパッケージング技術が要求される。
このようなパッケージング技術により製造される半導体パッケージは、構造及び用途によって、ファン−イン半導体パッケージ（Ｆａｎ−ｉｎ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｐａｃｋａｇｅ）とファン−アウト半導体パッケージ（Ｆａｎ−ｏｕｔ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｐａｃｋａｇｅ）とに区分することができる。
以下では、図面を参照して、ファン−イン半導体パッケージとファン−アウト半導体パッケージについてより詳細に説明する。
（ファン−イン半導体パッケージ）
図３はファン−イン半導体パッケージのパッケージング前後を概略的に示す断面図であり、図４はファン−イン半導体パッケージのパッケージング過程を概略的に示す断面図である。
図面を参照すると、半導体チップ２２２０は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）などを含む本体２２２１と、本体２２２１の一面上に形成された、アルミニウム（Ａｌ）などの導電性物質を含む接続パッド２２２２と、本体２２２１の一面上に形成され、接続パッド２２２２の少なくとも一部を覆う酸化膜または窒化膜などのパッシベーション膜２２２３と、を含む、例えば、ベア（Ｂａｒｅ）状態の集積回路（ＩＣ）であることができる。この際、接続パッド２２２２が非常に小さいため、集積回路（ＩＣ）は、電子機器のメインボードなどは勿論、中間レベルの印刷回路基板（ＰＣＢ）にも実装されにくい。
そのため、接続パッド２２２２を再配線するために、半導体チップ２２２０上に半導体チップ２２２０のサイズに応じて接続部材２２４０を形成する。接続部材２２４０は、半導体チップ２２２０上に感光性絶縁樹脂（ＰＩＤ）などの絶縁物質で絶縁層２２４１を形成し、接続パッド２２２２をオープンさせるビアホール２２４３ｈを形成した後、配線パターン２２４２及びビア２２４３を形成することで形成することができる。その後、接続部材２２４０を保護するパッシベーション層２２５０を形成し、開口部２２５１を形成した後、アンダーバンプ金属層２２６０などを形成する。すなわち、一連の過程を経て、例えば、半導体チップ２２２０、接続部材２２４０、パッシベーション層２２５０、及びアンダーバンプ金属層２２６０を含むファン−イン半導体パッケージ２２００が製造される。
このように、ファン−イン半導体パッケージは、半導体チップの接続パッド、例えば、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）端子のすべてを素子の内側に配置したパッケージ形態である。ファン−イン半導体パッケージは、電気的特性に優れており、安価なコストで生産することができる。したがって、スマートフォンに内蔵される多くの素子がファン−イン半導体パッケージの形態で製作されており、具体的には、小型で、且つ速い信号伝達を実現するように開発が行われている。
しかし、ファン−イン半導体パッケージは、Ｉ／Ｏ端子のすべてを半導体チップの内側に配置しなければならないため、空間的な制約が多い。したがって、このような構造を、多数のＩ／Ｏ端子を有する半導体チップや、サイズが小さい半導体チップに適用するには困難な点がある。また、このような欠点により、電子機器のメインボードにファン−イン半導体パッケージを直接実装して用いることができない。これは、再配線工程により半導体チップのＩ／Ｏ端子のサイズ及び間隔を拡大したとしても、電子機器のメインボードに直接実装可能な程度のサイズ及び間隔を有するわけではないためである。
図５はファン−イン半導体パッケージがインターポーザ基板上に実装され、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図であり、図６はファン−イン半導体パッケージがインターポーザ基板内に内蔵され、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。
図面を参照すると、ファン−イン半導体パッケージ２２００は、半導体チップ２２２０の接続パッド２２２２、すなわち、Ｉ／Ｏ端子がインターポーザ基板２３０１によりさらに再配線され、最終的には、インターポーザ基板２３０１上にファン−イン半導体パッケージ２２００が実装された状態で電子機器のメインボード２５００に実装することができる。この際、半田ボール２２７０などはアンダーフィル樹脂２２８０などにより固定することができ、外側はモールディング材２２９０などで覆うことができる。または、ファン−イン半導体パッケージ２２００は、別のインターポーザ基板２３０２内に内蔵（Ｅｍｂｅｄｄｅｄ）されてもよく、内蔵された状態で、インターポーザ基板２３０２により半導体チップ２２２０の接続パッド２２２２、すなわち、Ｉ／Ｏ端子がさらに再配線され、最終的に電子機器のメインボード２５００に半導体パッケージを実装することができる。
このように、ファン−イン半導体パッケージは電子機器のメインボードに直接実装された状態で用いることが困難であるため、別のインターポーザ基板上に実装された後、さらにパッケージング工程を経て電子機器のメインボードに実装されるか、またはインターポーザ基板内に内蔵された状態で電子機器のメインボードに実装されて用いられる。
（ファン−アウト半導体パッケージ）
図７はファン−アウト半導体パッケージの概略的な形状を示す断面図である。
図面を参照すると、ファン−アウト半導体パッケージ２１００は、例えば、半導体チップ２１２０の外側が封止材２１３０に保護され、半導体チップ２１２０の接続パッド２１２２が接続部材２１４０によって半導体チップ２１２０の外側まで再配線されている。この際、接続部材２１４０上にパッシベーション層２１５０をさらに形成することができ、パッシベーション層２１５０の開口部には、アンダーバンプ金属層２１６０をさらに形成することができる。アンダーバンプ金属層２１６０上に半田ボール２１７０をさらに形成することができる。半導体チップ２１２０は、本体２１２１、接続パッド２１２２、パッシベーション膜（図示せず）などを含む集積回路（ＩＣ）であることができる。接続部材２１４０は、絶縁層２１４１、絶縁層２２４１上に形成された再配線層２１４２、及び接続パッド２１２２と再配線層２１４２などを電気的に接続するビア２１４３を含むことができる。
このように、ファン−アウト半導体パッケージは、半導体チップ上に形成された接続部材により、半導体チップの外側までＩ／Ｏ端子を再配線して配置した形態である。上述のように、ファン−イン半導体パッケージは、半導体チップのＩ／Ｏ端子のすべてを半導体チップの内側に配置しなければならず、そのため、素子のサイズが小さくなると、ボールのサイズ及びピッチを減少させなければならないため、標準化されたボールレイアウトを用いることができない。これに対し、ファン−アウト半導体パッケージは、このように半導体チップ上に形成された接続部材により、半導体チップの外側までＩ／Ｏ端子を再配線して配置した形態であるため、半導体チップのサイズが小さくなっても標準化されたボールレイアウトをそのまま用いることができる。したがって、後述のように、電子機器のメインボードに別のインターポーザ基板がなくても半導体パッケージを実装することができる。
図８はファン−アウト半導体パッケージが電子機器のメインボードに実装された場合を概略的に示した断面図である。
図面を参照すると、ファン−アウト半導体パッケージ２１００は半田ボール２１７０などを介して電子機器のメインボード２５００に実装することができる。すなわち、上述のように、ファン−アウト半導体パッケージ２１００は、半導体チップ２１２０上に半導体チップ２１２０のサイズを超えるファン−アウト領域まで接続パッド２１２２を再配線できる接続部材２１４０を形成するため、標準化されたボールレイアウトをそのまま用いることができる。その結果、別のインターポーザ基板などがなくても電子機器のメインボード２５００に半導体パッケージを実装することができる。
このように、ファン−アウト半導体パッケージは、別のインターポーザ基板がなくても電子機器のメインボードに実装することができるため、インターポーザ基板を用いるファン−イン半導体パッケージに比べてより薄い厚さを実現することができ、小型化及び薄型化が可能である。また、耐熱特性及び電気的特性に優れるため、モバイル製品に特に好適である。また、印刷回路基板（ＰＣＢ）を用いる一般的なＰＯＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）タイプに比べて、よりコンパクトに実現することができ、反り返り現象の発生による問題を解決することができる。
一方、ファン−アウト半導体パッケージは、このように半導体チップを電子機器のメインボードなどに実装するための、また、外部からの衝撃から半導体チップを保護するためのパッケージ技術を意味するものであり、本発明の実施形態とはスケール、用途などが異なり、また、ファン−イン半導体パッケージが内蔵されるインターポーザ基板などの印刷回路基板（ＰＣＢ）とも異なる概念である。
以下では、様々な原因により発生し得る接続パッドの腐食を防止することができるファン−アウト半導体パッケージについて図面を参照して説明する。
図９はファン−アウト半導体パッケージの一例を概略的に示した断面図であり、図１０は図９に示すファン−アウト半導体パッケージをＩ−Ｉ'線に沿って切って見た場合の断面図である。
図面を参照すると、一例によるファン−アウト半導体パッケージ１００Ａは、貫通孔１１０Ｈを有する第１接続部材１１０と、第１接続部材１１０の貫通孔１１０Ｈに配置され、接続パッド１２２が配置された活性面及び活性面とは反対側に配置された非活性面を有する半導体チップ１２０と、第１接続部材１１０及び半導体チップ１２０の非活性面の少なくとも一部を封止する封止材１３０と、第１接続部材１１０及び半導体チップ１２０の活性面上に配置された第２接続部材１４０と、第２接続部材１４０上に配置されたパッシベーション層１５０と、パッシベーション層１５０上に配置され、パッシベーション層１５０の開口部１５１上に配置されたアンダーバンプ金属層１６０と、アンダーバンプ金属層１６０上に配置された接続端子１７０と、を含む。
半導体チップ１２０は、接続パッド１２２の少なくとも一部を露出させる開口部を有するパッシベーション膜１２３を含む。接続パッド１２２は、第２接続部材１４０のビア１４３を介して再配線層１４２と接続される。この際、ビア１４３はパッシベーション膜１２３の少なくとも一部を覆う。したがって、パッシベーション膜１２３の開口部により露出している接続パッド１２２の表面は、ビア１４３によってすべて覆われる。すなわち、接続パッド１２２は絶縁層１４１と接していない。
通常、半導体パッケージは、前工程でシリコンウェハーに回路が形成されたチップを、後工程でリードフレーム基板に実装してからモールディングする、伝統的な方式のパッケージング方法により製造されてきた。しかし、最近は、リードフレーム基板を用いず、チップを先にモールディングし、モールディング領域まで含む領域に微細回路を直接形成する、ファン−アウトパッケージング技術が浮上している。ファン−アウトパッケージング技術は、チップの接続パッドが露出した状態でモールディングを先に行うことで、微細な回路及び接続端子の形成領域をモールディング領域まで拡張する技術であって、低コストなパッケージモールディング技術を用いて、実装に必要なＩ／Ｏ端子の数及び離間間隔に必要な空間を確保することができる。したがって、超小型化／高集積化した高価なシリコンウェハー内にチップを内蔵してボードとの接続性を確保することができるだけでなく、リードフレーム基板を用いないため原価を低減でき、さらには、配線距離を短縮することでインダクタンス及び消費電力を低減することができる。
実際に、半導体産業のシリコン前工程の微細化競争がほぼ物理的限界に達しているため、シリコンウェハーの小型化の限界及び新しい露光方式であるＥＵＶ（Ｅｘｔｒｅｍｅ Ｕｌｔｒａ−ｖｉｏｌｅｔ）リソグラフィ技術の投資負担によって、ファン−アウトウェハーレベルパッケージを含む低コストなチップパッケージング技術の開発が加速化している。しかし、各構成材料の薄層化による微小部位へのストレスの集中に起因して、ボード実装段階における落下及び加速に対する信頼性が不足することによって、長期間の量産に適用できないという限界がある。このようなボード実装段階における信頼性を改善するために、実装後にパッケージとボードとを接続する接続端子の間の空間を接合樹脂で満たすアンダーフィル工法が考えられる。
ところが、アンダーフィル工法では、工程性を確保するために、再作業が可能な材料を用いる必要があり、このような材料には、Ｃｌ―イオンが相当以上の濃度で含まれている。このようにアンダーフィル材料に含まれたＣｌ―イオンは、図１４に例示的に示したように、高温または高湿度によって信頼性が損なわれる環境（ＴＨＢ；Ｔｅｍｐｅｒａｔｕｒｅ Ｈｕｍｉｄｉｔｙ Ｂｉａｓ）下で高分子絶縁層１４１'に拡散され、半導体チップの接続パッド１２２'に到逹し得る。このように到逹したＣｌ―イオンは、図１５及び図１６に例示的に示したように、電圧が印加されていない状態及び電圧が印加されている状態の両方で、半導体チップの接続パッドの腐食を引き起こす原因となり得る。このようなＣｌ―イオンによる腐食を防止するために、アンダーフィル工程中におけるＣｌ―イオンの低減、Ｃｌ―イオン捕獲層の挿入、ダミー電極の追加などが考えられる。しかし、アンダーフィル工程中におけるＣｌ―イオンの低減は再作業性を低下させ、Ｃｌ―イオン捕獲層は、殆どの場合に無機フィラーを必要とするため、微細パターンを実現しなければならない絶縁層内に挿入することが困難である。また、ダミー電極の挿入は、実際には接続パッドの腐食速度を単に遅らせるだけであるため、高温または高湿度によって長期間をかけて進行する信頼性劣化を防止する条件を確保するための根本的な対策とはならない。
これに対し、一例によるファン−アウト半導体パッケージ１００Ａのように、パッシベーション膜１２３の少なくとも一部まで覆うように第２接続部材１４０のビア１４３を形成して、接続パッド１２２が絶縁層１４１と接していないように、すなわち、ビア１４３によって接続パッド１２２がイオンに露出する経路を遮断する被覆を行う場合、接続パッド１２２へのイオン流入を効果的に遮断することができ、その結果、高温または高湿度によって信頼性が損なわれる環境下において様々な原因で発生し得る上述のような半導体チップ１２０の接続パッド１２２の腐食を防止することができる。
一方、パッシベーション膜１２３の開口部を囲み、ビア１４３と接する面のパッシベーション膜１２３の幅をＷとし、パッシベーション膜１２３と接するビア１４３の縁が、パッシベーション膜１２３の開口部を囲み、且つビア１４３の上記縁がビア１４３と接する面のパッシベーション膜１２３の中心線Ｃから離間した距離をｄとするとき、ｄ／Ｗが０．３以内となるようにビア１４３を形成することができる。ここで、ｄは内側方向ｄ１または外側方向ｄ２における離隔距離であることができる。このように、ビア１４３の縁がパッシベーション膜１２３の内側及び外側の縁から２０％以上離れる位置に位置するようにビア１４３を形成する場合、耐ストレスの側面において安定な構造となり得る。ビア１４３の縁がパッシベーション膜１２３の縁の近くに位置する場合、パッシベーション膜１２３にかかるストレスが増加してＴ／Ｃの信頼性が低下する問題が発生する可能性がある。
また、パッシベーション膜１２３の開口部を囲み、且つビア１４３と接する面のパッシベーション膜１２３の全体の面積をＳ１とし、パッシベーション膜１２３を覆うビア１４３の面積をＳ２としたとき、Ｓ２／Ｓ１が０．２〜０．８程度となるようにビア１４３を形成することができる。同様の観点から、ビア１４３の縁がパッシベーション膜１２３の内側及び外側の縁から２０％以上離間する位置にビア１４３を形成する場合、耐ストレスの側面において安定な構造となり得るため、パッシベーション膜１２３を覆うビア１４３の面積は全体の面積の２０％〜８０％程度であり、このような範囲内で耐ストレスの側面において最も安定な構造となり得る。
一方、ビアはフィルドビア（Ｆｉｌｌｅｄ ｖｉａ）であってもよい。ビアがこのようにフィルドビアである場合、金属の比率（ｐｒｏｐｏｒｔｉｏｎ）が上がり耐ストレスの側面においてより安定な構造となるため、より効果的にイオン流入を遮断することができる。
以下、一例によるファン−アウト半導体パッケージ１００Ａに含まれるそれぞれの構成についてより詳細に説明する。
第１接続部材１１０は、接続パッド１２２を再配線させる再配線層１１２ａ、１１２ｂを含むことで、第２接続部材１４０の層数を減少させることができる。必要に応じて、具体的な材料に応じてパッケージ１００Ａの剛性を維持することができ、封止材１３０の厚さの均一性を確保するなどの役割を果たすことができる。場合に応じて、第１接続部材１１０により、一例によるファン−アウト半導体パッケージ１００Ａをパッケージオンパッケージ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）の一部として用いることができる。第１接続部材１１０は貫通孔１１０Ｈを有する。貫通孔１１０Ｈ内には、半導体チップ１２０が第１接続部材１１０と所定距離を隔てて離隔されるように配置される。半導体チップ１２０の側面の周囲は第１接続部材１１０により囲まれることができる。但し、これは一例に過ぎず、他の形態に多様に変形されることができ、その形態に応じて他の機能を担うことができる。
第１接続部材１１０は、第２接続部材１４０と接する絶縁層１１１と、第２接続部材１４０と接して絶縁層１１１に埋め込まれた第１再配線層１１２ａと、絶縁層１１１の第１再配線層１１２ａが埋め込まれた側とは反対側に配置された第２再配線層１１２ｂと、を含む。第１接続部材１１０は、絶縁層１１１を貫通して第１及び第２再配線層１１２ａ、１１２ｂを電気的に接続するビア１１３を含む。第１及び第２再配線層１１２ａ、１１２ｂは接続パッド１２２と電気的に接続される。第１再配線層１１２ａを絶縁層１１１内に埋め込む場合、第１再配線層１１２ａの厚さによって発生する段差が最小化されることで、第２接続部材１４０の絶縁距離が一定になる。すなわち、第２接続部材１４０の再配線層１４２から絶縁層１１１の下面までの距離と、第２接続部材１４０の再配線層１４２から接続パッド１２２までの距離との差は、第１再配線層１１２ａの厚さより小さい。したがって、第２接続部材１４０の高密度配線設計が容易であるという利点がある。
絶縁層１１１の材料は特に限定されず、例えば、絶縁物質を用いることができる。この際、絶縁物質としては、エポキシ樹脂などの熱硬化性樹脂、ポリイミドなどの熱可塑性樹脂、またはこれら樹脂が無機フィラーとともにガラス繊維（Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）などの芯材に含浸された樹脂、例えば、プリプレグ（ｐｒｅｐｒｅｇ）、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ−ｕｐ Ｆｉｌｍ）、ＦＲ−４、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ Ｔｒｉａｚｉｎｅ）などが用いられることができる。必要に応じて、感光性絶縁（Ｐｈｏｔｏ Ｉｍａｇｅａｂｌｅ Ｄｉｅｌｅｃｔｒｉｃ：ＰＩＤ）樹脂を用いてもよい。
再配線層１１２ａ、１１２ｂは、半導体チップ１２０の接続パッド１２２を再配線する役割を果たすものであって、形成物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などの導電性物質を用いることができる。再配線層１１２ａ、１１２ｂは、該当層の設計デザインに応じて様々な機能を担うことができる。例えば、グランド（ＧｒｏｕＮＤ：ＧＮＤ）パターン、パワー（ＰｏＷｅＲ：ＰＷＲ）パターン、信号（Ｓｉｇｎａｌ：Ｓ）パターンなどを含むことができる。ここで、信号（Ｓ）パターンは、グランド（ＧＮＤ）パターン、パワー（ＰＷＲ）パターンなどを除いた各種信号、例えば、データ信号などを含む。また、ビアパッド、接続端子パッドなどを含むことができる。制限されない一例として、再配線層１１２ａ、１１２ｂのすべてがグランドパターンを含むことができ、この場合、第２接続部材１４０の再配線層１４２にグランドパターンを最小化して形成することができるため、配線の設計自由度を向上させることができる。
再配線層１１２ａ、１１２ｂのうち、封止材１３０に形成された開口部１３１を介して露出した一部の再配線層１１２ｂ上には、必要に応じて表面処理層（図示せず）をさらに形成することができる。表面処理層（図示せず）は、公知のものであれば特に限定されるものではなく、例えば、電解金めっき、無電解金めっき、ＯＳＰまたは無電解スズめっき、無電解銀めっき、無電解ニッケルめっき／置換金めっき、ＤＩＧめっき、ＨＡＳＬなどにより形成することができる。
ビア１１３は、互いに異なる層に形成された再配線層１１２ａ、１１２ｂを電気的に接続させ、その結果、第１接続部材１１０内に電気的経路を形成する。ビア１１３の形成物質としても導電性物質を用いることができる。ビア１１３は、図１０に示したように、導電性物質で完全に充填されていてもよく、または導電性物質がビアホールの壁面に沿って形成されたものであってもよい。また、テーパ状だけでなく、円筒状など公知のすべての形状が適用されることができる。
半導体チップ１２０は、数百〜数百万個以上の素子が一つのチップ内に集積化されている集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：ＩＣ）であることができる。集積回路は、例えば、セントラル・プロセッサ・ユニット（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラーなどのアプリケーションプロセッサチップであることができるが、これに限定されるものではない。半導体チップ１２０は、活性ウェハーをベースとして形成することができ、この場合、本体１２１をなす母材としては、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）などが用いられることができる。本体１２１には様々な回路を形成することができる。接続パッド１２２は、半導体チップ１２０を他の構成要素と電気的に接続させるためのものであって、その形成物質としては、特に限定せずにアルミニウム（Ａｌ）などの導電性物質を用いることができる。本体１２１上には接続パッド１２２を露出させる開口部を有するパッシベーション膜１２３を形成することができる。パッシベーション膜１２３は、ＳｉＯなどの酸化膜またはＳｉＮなどの窒化膜などであってもよく、または酸化膜と窒化膜の二重層であってもよい。パッシベーション膜１２３により、接続パッド１２２の下面は封止材１３０の下面と段差を有することができ、その結果、封止材１３０が接続パッド１２２の下面へブリードすることをある程度防止することができる。その他の必要な位置に、絶縁膜（図示せず）などがさらに配置されてもよい。
半導体チップ１２０の非活性面は、第１接続部材１１０の第２再配線層１１２ｂの上面よりも下方に位置することができる。例えば、半導体チップ１２０の非活性面は、第１接続部材１１０の絶縁層１１１の上面よりも下方に位置することができる。半導体チップ１２０の非活性面と第１接続部材１１０の第２再配線層１１２ｂの上面との高さの差は２μｍ以上、例えば、５μｍ以上とすることができる。この場合、半導体チップ１２０の非活性面の角部分で発生するクラックを効果的に防止することができる。また、封止材１３０を適用する場合における、半導体チップ１２０の非活性面上の絶縁距離のばらつきを最小化することができる。
封止材１３０は第１接続部材１１０及び／または半導体チップ１２０を保護することができる。封止形態は特に制限されず、第１接続部材１１０及び／または半導体チップ１２０の少なくとも一部を囲む形態であればよい。例えば、封止材１３０は第１接続部材１１０及び半導体チップ１２０の非活性面を覆うことができ、貫通孔１１０Ｈの壁面と半導体チップ１２０の側面との間の空間を充填することができる。また、封止材１３０は、半導体チップ１２０のパッシベーション膜１２３と第２接続部材１４０との間の空間の少なくとも一部を充填することもできる。一方、封止材１３０が貫通孔１１０Ｈ内を充填することで、接着剤の役割を果たすとともに、バックリングを減少させることができる。
封止材１３０の具体的な物質としては特に限定されず、例えば、絶縁物質が用いられることができる。この際、絶縁物質としては、同様にエポキシ樹脂などの熱硬化性樹脂、ポリイミドなどの熱可塑性樹脂、またはこれらに無機フィラーなどの補強材が含まれた樹脂、例えば、ＡＢＦ、ＦＲ−４、ＢＴ、ＰＩＤ樹脂などを用いることができる。また、ＥＭＣなどの公知のモールディング物質を用いてもよいことはいうまでもない。必要に応じて、熱硬化性樹脂や熱可塑性樹脂が無機フィラーとともにガラス繊維（Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）などの芯材に含浸された樹脂を用いてもよい。
封止材１３０は、複数の物質からなる複数の層で構成されることができる。例えば、貫通孔１１０Ｈ内の空間を第１封止材で充填し、その後、第１接続部材１１０及び半導体チップ１２０を第２封止材で覆うことができる。または、第１封止材を用いて貫通孔１１０Ｈ内の空間を充填するとともに、所定の厚さで第１接続部材１１０及び半導体チップ１２０を覆って、その後、第２封止材を用いて第１封止材の上を所定の厚さでさらに覆う形態でもよい。この他にも、様々な形態に応用されることができる。
封止材１３０には、電磁波遮断のために、必要に応じて導電性粒子を含有させることができる。導電性粒子としては、電磁波遮断が可能なものであればいかなるものでも用いることができ、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、半田（ｓｏｌｄｅｒ）などで形成することができるが、これは一例に過ぎず、特にこれに限定されるものではない。
第２接続部材１４０は半導体チップ１２０の接続パッド１２２を再配線するための構成である。第２接続部材１４０により、様々な機能を有する数十〜数百個の接続パッド１２２を再配線することができ、後述する接続端子１７０を介して、その機能に応じて外部に物理的及び／または電気的に接続されることができる。第２接続部材１４０は、絶縁層１４１、絶縁層１４１上に配置された再配線層１４２、及び絶縁層１４１を貫通して再配線層１４２を接続するビア１４３を含む。第２接続部材１４０は、単層で構成されてもよく、図面とは異なって複数の層で構成されてもよい。
絶縁層１４１の物質としては絶縁物質を用いることができる。この際、絶縁物質としては、上述のような絶縁物質の他にも、ＰＩＤ樹脂などの感光性絶縁物質を用いることもできる。この場合、絶縁層１４１をより薄く形成することができ、ビア１４３のファインピッチをより容易に達成することができる。絶縁層１４１が多層で構成される場合、それぞれの絶縁層の物質は互いに同一であってもよく、互いに異なってもよい。絶縁層１４１が多層で構成される場合、これらが一体化され、その境界が不明確であってもよい。
再配線層１４２は、実質的に接続パッド１２２を再配線する役割を果たすものであって、形成物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などの導電性物質を用いることができる。再配線層１４２は、該当層の設計デザインに応じて様々な機能を担うことができる。例えば、グランド（ＧｒｏｕＮＤ：ＧＮＤ）パターン、パワー（ＰｏＷｅＲ：ＰＷＲ）パターン、信号（Ｓｉｇｎａｌ：Ｓ）パターンなどを含む。ここで、信号（Ｓ）パターンは、グランド（ＧＮＤ）パターン、パワー（ＰＷＲ）パターンなどを除いた各種信号、例えば、データ信号などを含む。また、ビアパッド、接続端子パッドなどを含むことができる。
再配線層１４２のうち一部の露出したパターン上には、必要に応じて表面処理層（図示せず）をさらに形成することができる。表面処理層（図示せず）は、当該技術分野において公知のものであれば特に限定されるものではなく、例えば、電解金めっき、無電解金めっき、ＯＳＰまたは無電解スズめっき、無電解銀めっき、無電解ニッケルめっき／置換金めっき、ＤＩＧめっき、ＨＡＳＬなどにより形成することができる。
ビア１４３は、互いに異なる層に形成された再配線層１４２や接続パッド１２２などを電気的に接続させ、その結果、パッケージ１００Ａ内に電気的経路を形成する。ビア１４３の形成物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などの導電性物質を用いることができる。ビア１４３は、パッシベーション膜１２３の少なくとも一部を覆い、接続パッド１２２の露出している表面をすべて覆う。ビア１４３はフィルドビア（Ｆｉｌｌｅｄ ｖｉａ）であってもよいが、必ずしもこれに限定されるものではない。ビア１４３は接続パッド１２２に向かうほど直径が小さくなるテーパ状であってもよいが、これに限定されるものではない。
ビア１４３は、シード層１４３ａ及び導体層１４３ｂを含むことができる。シード層１４３ａは、露出している接続パッド１２２の表面、パッシベーション膜１２３の壁面、パッシベーション膜１２３の表面、及び絶縁層１４１を貫通するビアホールの壁面上に形成されることができる。導体層１４３ｂは、シード層１４３ａ上に形成されてビアホール内部を充填することができる。シード１４３ａは、チタン（Ｔｉ）、チタン−タングステン（Ｔｉ−Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）、及びニッケル（Ｎｉ）−クロム（Ｃｒ）のうち一つ以上の金属材料を含む第１シード層と、第１シード層上に配置され、導体層１４３ｂと同一の材料、例えば、銅（Ｃｕ）を含む第２シード層と、を含むことができる。第１シード層は接着の役割を果たし、第２シード層は下地のめっき層の役割を果たすことができる。導体層１４３ｂは、導電性物質、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、またはこれらの合金などを含むことができ、一般的には銅（Ｃｕ）を含むことができる。
パッシベーション膜１２３の開口部を囲み、且つビア１４３と接する面のパッシベーション膜１２３の幅をＷとし、パッシベーション膜１２３と接するビア１４３の縁が、パッシベーション膜１２３の開口部を囲み、且つビア１４３の上記縁がビア１４３と接する面のパッシベーション膜１２３の中心線Ｃから離間している距離をｄとするとき、ｄ／Ｗが０．３以内となるようにビア１４３を形成することができる。ここで、ｄは内側方向ｄ１または外側方向ｄ２における離隔距離であることができる。このように、ビア１４３の縁がパッシベーション膜１２３の内側及び外側の縁から２０％以上離間した位置に位置するようにビア１４３を形成する場合、耐ストレスの側面において安定な構造となり得る。ビア１４３の縁がパッシベーション膜１２３の縁の近くに位置する場合、パッシベーション膜１２３のストレスが増加してＴ／Ｃの信頼性が低下する問題が発生する可能性がある。
また、パッシベーション膜１２３の開口部を囲み、且つビア１４３と接する面のパッシベーション膜１２３の全体の面積をＳ１とし、パッシベーション膜１２３を覆うビア１４３の面積をＳ２としたとき、Ｓ２／Ｓ１が０．２〜０．８程度となるようにビア１４３を形成することができる。同様の観点から、ビア１４３の縁がパッシベーション膜１２３の内側及び外側の縁から２０％以上離間する位置にビア１４３を形成する場合、耐ストレスの側面において安定な構造となり得るため、パッシベーション膜１２３を覆うビア１４３の面積は全体の面積の２０％〜８０％程度であり、このような範囲内で耐ストレスの側面において最も安定な構造となり得る。
第１接続部材１１０の再配線層１１２ａ、１１２ｂの厚さは、第２接続部材１４０の再配線層１４２の厚さよりも厚くすることができる。第１接続部材１１０は、半導体チップ１２０以上の厚さを有することができるため、第１接続部材１１０に形成される再配線層１１２ａ、１１２ｂも、そのスケールに応じてより大きいサイズに形成することができる。これに対し、第２接続部材１４０の薄型化のために、第２接続部材１４０の再配線層１４２は第１接続部材１１０の再配線層１１２ａ、１１２ｂに比べて相対的に小さく形成することができる。
パッシベーション層１５０は、第２接続部材１４０を外部からの物理的損傷や化学的浸蝕などから保護するための構成である。パッシベーション層１５０は、第２接続部材１４０の再配線層１４２の少なくとも一部を露出させる開口部１５１を有することができる。開口部１５１は、再配線層１４２の一面を完全にまたは一部のみを露出させることができる。場合に応じて、側面も露出させることができる。
パッシベーション層１５０の形成物質としては、特に限定されず、例えば、感光性絶縁物質を用いることができる。または、半田レジストを用いてもよい。または、芯材は含まないが、フィラーは含む絶縁樹脂、例えば、無機フィラー及びエポキシ樹脂を含むＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ−ｕｐ Ｆｉｌｍ）などを用いることができる。パッシベーション層１５０の表面粗さは通常の場合より低くすることができる。このように表面粗さを低くする場合、回路の形成過程で発生し得る様々な副作用（Ｓｉｄｅ Ｅｆｆｅｃｔｓ）、例えば、表面におけるムラの発生、微細回路の実現の困難性などを改善することができる。
アンダーバンプ金属層１６０は、接続端子１７０の接続信頼性を向上させ、ボードレベル（ｂｏａｒｄ ｌｅｖｅｌ）の信頼性を改善するための付加的な構成である。アンダーバンプ金属層１６０は、パッシベーション層１５０の開口部１５１の少なくとも一部を充填する。アンダーバンプ金属層１６０は公知の金属蒸着方法または金属メッキ方法により形成することができる。アンダーバンプ金属層１６０は公知の金属物質を含むことができる。例えば、電解銅めっきによりシード層を形成し、その上に無電解銅めっきによりめっき層を形成する方法によってアンダーバンプ金属層１６０を形成することができる。
接続端子１７０は、ファン−アウト半導体パッケージ１００Ａを外部と物理的及び／または電気的に接続させるための付加的な構成である。例えば、ファン−アウト半導体パッケージ１００Ａは接続端子１７０を介して電子機器のメインボードに実装することができる。接続端子１７０は、導電性物質、例えば、半田（ｓｏｌｄｅｒ）などで形成されることができるが、これは一例に過ぎず、材質が特にこれに限定されるものではない。接続端子１７０は、ランド（ｌａｎｄ）、ボール（ｂａｌｌ）、ピン（ｐｉｎ）などであることができる。接続端子１７０は多重層または単一層からなることができる。多重層からなる場合には、銅ピラー（ｐｉｌｌａｒ）及び半田を含むことができ、単一層からなる場合には、スズ−銀半田や銅を含むことができるが、これも一例に過ぎず、これに限定されるものではない。接続端子１７０の数、間隔、配置形態などは特に限定されず、通常の技術者であれば、設計事項に応じて十分に変形可能である。例えば、接続端子１７０の数は、半導体チップ１２０の接続パッド１２２の数に応じて数十〜数千個とすることができ、それ以上またはそれ以下の数を有してもよい。
接続端子１７０の少なくとも一つはファン−アウト（ｆａｎ−ｏｕｔ）領域に配置される。ファン−アウト領域とは、半導体チップ１２０が配置されている領域を外れた領域を意味する。すなわち、一例による半導体パッケージ１００Ａはファン−アウトパッケージである。ファン−アウト（ｆａｎ−ｏｕｔ）パッケージは、ファン−イン（ｆａｎ−ｉｎ）パッケージに比べて優れた信頼性を有し、多数のＩ／Ｏ端子が実現可能であって、３Ｄ接続（３Ｄ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）が容易である。また、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッケージ、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）パッケージなどと異なって、別の基板なしに電子機器に実装可能であるため、薄型化が可能となり価格競争力に優れる。
図面に示していないが、必要に応じて、第１接続部材１１０の貫通孔１１０Ｈの内壁に金属層をさらに配置することができる。すなわち、半導体チップ１２０の側面の周囲が金属層により囲まれることもできる。金属層により、半導体チップ１２０から発生する熱をパッケージ１００Ａの上部及び／または下部に効果的に放出することができ、効果的な電磁波遮蔽が可能である。また、必要に応じて、第１接続部材１１０の貫通孔１１０Ｈ内に複数の半導体チップが配置されてもよく、第１接続部材１１０の貫通孔１１０Ｈが複数個設けられ、それぞれの貫通孔内に半導体チップが配置されてもよい。また、半導体チップの他に、別の受動部品をともに貫通孔１１０Ｈ内に封入することができる。また、パッシベーション層１５０上に表面実装部品を実装してもよい。
図１１は図９に示すファン−アウト半導体パッケージの第２接続部材のビアが半導体チップのパッシベーション膜を覆う位置に応じたストレスの変化を概略的に示す図面である。
図面を参照すると、＃１は、ビア１４３の縁が、ビア１４３と接する面のパッシベーション膜１２３の内側の縁にほぼ近くなる場合（２０％未満）、すなわち、パッシベーション膜１２３を覆うビア１４３の面積Ｓ２が、ビア１４３と接する面のパッシベーション膜１２３の全体の面積Ｓ１の２０％未満である場合であり、＃２〜＃５は、ビア１４３の縁が、ビア１４３と接する面のパッシベーション膜１２３の中心線Ｃの近くに位置する場合（離隔：３０％以内）、すなわち、パッシベーション膜１２３を覆うビア１４３の面積Ｓ２が、ビア１４３と接する面のパッシベーション膜１２３の全体の面積Ｓ１の２０％〜８０％である場合であり、＃６は、ビア１４３の縁が、ビア１４３と接する面のパッシベーション膜１２３の外側の縁にほぼ近くなる場合（２０％未満）、すなわち、パッシベーション膜１２３を覆うビア１４３の面積Ｓ２が、ビア１４３と接する面のパッシベーション膜１２３の全体の面積Ｓ１の８０％を超える場合におけるＴ／Ｃの信頼性テストの結果を示す。
これにより、パッシベーション膜１２３の開口部を囲み、且つビア１４３と接する面のパッシベーション膜１２３の幅をＷとし、パッシベーション膜１２３と接するビア１４３の縁が、パッシベーション膜１２３の開口部を囲み、且つビア１４３の上記縁がビア１４３と接する面のパッシベーション膜１２３の中心線Ｃから離間している距離をｄとするとき、ｄ／Ｗが０．３以内となる場合、耐ストレスの側面において安定な構造となり得ることが分かる。また、パッシベーション膜１２３の開口部を囲み、且つビア１４３と接する面のパッシベーション膜１２３の全体の面積をＳ１とし、パッシベーション膜１２３を覆うビア１４３の面積をＳ２としたとき、Ｓ２／Ｓ１が０．２〜０．８程度である場合、耐ストレスの側面において安定な構造となり得ることが分かる。
図１２はファン−アウト半導体パッケージの他の一例を概略的に示す断面図である。
図面を参照すると、他の一例によるファン−アウト半導体パッケージ１００Ｂは、第１接続部材１１０が第２接続部材１４０と接する第１絶縁層１１１ａと、第２接続部材１４０と接し、第１絶縁層１１１ａに埋め込まれた第１再配線層１１２ａと、第１絶縁層１１１ａの第１再配線層１１２ａが埋め込まれた側とは反対側上に配置された第２再配線層１１２ｂと、第１絶縁層１１１ａ上に配置され、第２再配線層１１２ｂを覆う第２絶縁層１１１ｂと、第２絶縁層１１１ｂ上に配置された第３再配線層１１２ｃと、を含む。第１〜第３再配線層１１２ａ、１１２ｂ、１１２ｃは、接続パッド１２２と電気的に接続される。一方、図面には示していないが、第１及び第２再配線層１１２ａ、１１２ｂと第２及び第３再配線層１１２ｂ、１１２ｃはそれぞれ第１及び第２絶縁層１１１ａ、１１１ｂを貫通する第１及び第２ビアを介して電気的に接続されることができる。
第１再配線層１１２ａが埋め込まれているため、上述のように、第２接続部材１４０の絶縁層１４１の絶縁距離を実質的に一定に保つことができる。第１接続部材１１０が多数の再配線層１１２ａ、１１２ｂ、１１２ｃを含むことで、第２接続部材１４０をさらに簡素化することができる。したがって、第２接続部材１４０の形成過程で発生する工程不良による収率低下を改善することができる。第１再配線層１１２ａが第１絶縁層の内部に入り込むことで、第１絶縁層１１１ａの下面と第１再配線層１１２ａの下面が段差を有する。その結果、封止材１３０を形成する時に封止材１３０の形成物質がブリードして第１再配線層１１２ａを汚染させることを防止することができる。
第１接続部材１１０の第１再配線層１１２ａの下面は、半導体チップ１２０の接続パッド１２２の下面より上側に位置することができる。また、第２接続部材１４０の再配線層１４２と第１接続部材１１０の再配線層１１２ａとの間の距離は、第２接続部材１４０の再配線層１４２と半導体チップ１２０の接続パッド１２２との間の距離より大きくすることができる。これは、第１再配線層１１２ａが絶縁層１１１の内部に入り込むことができるようにするためである。第１接続部材１１０の第２再配線層１１２ｂは半導体チップ１２０の活性面と非活性面との間に位置することができる。第１接続部材１１０は半導体チップ１２０の厚さに対応する厚さに形成することができる。したがって、第１接続部材１１０の内部に形成された第２再配線層１１２ｂは、半導体チップ１２０の活性面と非活性面との間のレベルに配置されることができる。
第１接続部材１１０の再配線層１１２ａ、１１２ｂ、１１２ｃの厚さは、第２接続部材１４０の再配線層１４２の厚さよりも厚くすることができる。第１接続部材１１０は半導体チップ１２０以上の厚さを有することができるため、再配線層１１２ａ、１１２ｂ、１１２ｃも、そのスケールに応じてより大きいサイズに形成することができる。これに対し、第２接続部材１４０の再配線層１４２は、薄型化のために相対的に小さいサイズに形成することができる。
その他の構成については、一例によるファン−アウト半導体パッケージ１００Ａについての説明と実質的に同一であるため、詳細な説明は省略する。
図１３はファン−アウト半導体パッケージの他の一例を概略的に示す断面図である。
図面を参照すると、他の一例によるファン−アウト半導体パッケージ１００Ｃは、第１接続部材１１０が、第１絶縁層１１１ａと、第１絶縁層１１１ａの両面に配置された第１再配線層１１２ａ及び第２再配線層１１２ｂと、第１絶縁層１１１ａ上に配置され、第１再配線層１１２ａを覆う第２絶縁層１１１ｂと、第２絶縁層１１１ｂ上に配置された第３再配線層１１２ｃと、第１絶縁層１１１ａ上に配置され、第２再配線層１１２ｂを覆う第３絶縁層１１１ｃと、第３絶縁層１１１ｃ上に配置された第４再配線層１１２ｄと、を含む。第１〜第４再配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄは接続パッド１２２と電気的に接続される。第１接続部材１１０がさらに多数の再配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄを含むことで、第２接続部材１４０をさらに簡素化することができる。したがって、第２接続部材１４０の形成過程で発生する工程不良による収率低下を改善することができる。一方、第１〜第４再配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄは、第１〜第３絶縁層１１１ａ、１１１ｂ、１１１ｃを貫通する第１〜第３ビアを介して電気的に接続されることができる。
第１絶縁層１１１ａは第２絶縁層１１１ｂ及び第３絶縁層１１１ｃより厚さを厚くすることができる。第１絶縁層１１１ａは、基本的に剛性を維持するために相対的に厚くすることができ、第２絶縁層１１１ｂ及び第３絶縁層１１１ｃは、より多数の再配線層１１２ｃ、１１２ｄを形成するために導入したものであることができる。第１絶縁層１１１ａは、第２絶縁層１１１ｂ及び第３絶縁層１１１ｃと異なる絶縁物質を含むことができる。例えば、第１絶縁層１１１ａは、芯材、無機フィラー、及び絶縁樹脂を含む、例えば、プリプレグであり、第２絶縁層１１１ｂ及び第３絶縁層１１１ｃは、無機フィラー及び絶縁樹脂を含むＡＢＦまたは感光性絶縁フィルムであることができるが、これに限定されるものではない。
第１接続部材１１０の第３再配線層１１２ｃの下面は、半導体チップ１２０の接続パッド１２２の下面より下側に配置することができる。また、第２接続部材１４０の再配線層１４２と第１接続部材１１０の第３再配線層１１２ｃとの間の距離は、第２接続部材１４０の再配線層１４２と半導体チップ１２０の接続パッド１２２との間の距離より小さくすることができる。これは、第３再配線層１１２ｃが第２絶縁層１１１ｂ上に突出した形態で配置されることができ、その結果、第２接続部材１４０と接することができるようにするためである。第１接続部材１１０の第１再配線層１１２ａ及び第２再配線層１１２ｂは、半導体チップ１２０の活性面と非活性面との間に配置することができる。第１接続部材１１０は半導体チップ１２０の厚さに対応する厚さに形成することができ、これにより、第１接続部材１１０の内部に形成された第１再配線層１１２ａ及び第２再配線層１１２ｂが、半導体チップ１２０の活性面と非活性面との間のレベルに配置されることができる。
第１接続部材１１０の再配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄの厚さは、第２接続部材１４０の再配線層１４２の厚さより厚くすることができる。第１接続部材１１０は半導体チップ１２０以上の厚さを有することができるため、再配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄもより大きいサイズに形成することができる。これに対し、第２接続部材１４０の再配線層１４２は、薄型化のために相対的に小さいサイズに形成することができる。
その他の構成については、一例によるファン−アウト半導体パッケージ１００Ａについての説明と実質的に同一であるため、詳細な説明は省略する。
図１４は接続パッドに腐食が発生する場合を概略的に示す図面であり、図１５は電圧が印加されていない状態の接続パッドの腐食を概略的に示す図面であり、図１６は電圧が印加された状態の接続パッドの腐食を概略的に示す図面である。
図面を参照すると、半導体パッケージは接続端子１７０'を介してボード５００'に実装することができる。接続端子１７０'は、ボード５００'の絶縁層５０１'から露出した電極５０２'と電気的に接続することができる。接続端子１７０'は、高分子絶縁層１４１'の内部に形成された再配線層１４２'を介して接続パッド１２２'と電気的に接続することができる。一方、接続端子１７０'はアンダーフィル２００'により固定されることができる。この際、高温高湿信頼性環境（ＴＨＢ；Ｔｅｍｐｅｒａｔｕｒｅ Ｈｕｍｉｄｉｔｙ Ｂｉａｓ）において、アンダーフィル２００'のＣｌ―などのイオンは、高分子絶縁層１４１'を通過して半導体チップの接続パッド１２２'を腐食させるおそれがある。具体的に、高温高湿信頼性環境（ＴＨＢ；Ｔｅｍｐｅｒａｔｕｒｅ Ｈｕｍｉｄｉｔｙ Ｂｉａｓ）において、半導体チップの本体１２１'上に形成された接続パッド１２２'のパッシベーション膜１２３'から露出した表面が、Ｃｌ―などのイオンによって腐食されるおそれがある。すなわち、本発明によるファン−アウト半導体パッケージ１００Ａ〜１００Ｃのように、ビア１４３がパッシベーション膜１２３を覆うように形成しない場合、電圧が印加されていない状態及び／または電圧が印加されている状態で、半導体チップの接続パッドが腐食されるおそれがある。
本発明で用いられた「一例」という表現は、互いに同一の実施例を意味せず、それぞれ互いに異なる固有の特徴を強調して説明するために提供されるものである。しかし、上記提示された一例は、他の一例の特徴と結合して実現されることを排除しない。例えば、特定の一例で説明された事項が他の一例で説明されていなくても、他の一例でその事項と反対であるか矛盾する説明がない限り、他の一例に関連する説明であると理解されることができる。
本発明において「接続される」というのは、直接的に接続された場合だけでなく、間接的に接続された場合を含む概念である。また、「電気的に接続される」というのは、物理的に接続された場合と、接続されていない場合をともに含む概念である。なお、第１、第２などの表現は、一つの構成要素と他の構成要素を区分するために用いられるもので、該当する構成要素の順序及び／または重要度などを限定しない。場合によっては、本発明の範囲を外れずに、第１構成要素は第２構成要素と命名されることもでき、類似して第２構成要素は第１構成要素と命名されることもできる。
本発明において、「上部、下部、上側、下側、上面、下面」などは、添付の図面に基づいて判断する。例えば、第１接続部材は、再配線層よりも上部に位置する。但し、特許請求の範囲がこれに限定されるものではない。また、垂直方向とは上述した上部及び下部の方向を意味し、水平方向とはこれと垂直な方向を意味する。このとき、垂直断面とは垂直方向の平面で切断した場合を意味するもので、図面に示した断面図をその例として挙げることができる。また、水平断面とは水平方向の平面で切断した場合を意味するもので、図面で示す平面図をその例として挙げることができる。
本発明で用いられた用語は、一例を説明するために説明されたものであり、本発明を限定しようとする意図ではない。このとき、単数の表現は文脈上明確に異なる意味でない限り、複数を含む。ここで、本実施形態に係る発明の例を項目として記載する。
［項目１］
貫通孔を有する第１接続部材と、
前記第１接続部材の貫通孔に配置され、接続パッドが配置された活性面と前記活性面とは反対側に配置された非活性面を有する半導体チップと、
前記第１接続部材と前記半導体チップの非活性面の少なくとも一部を封止する封止材と、
前記第１接続部材と前記半導体チップの活性面上に配置された第２接続部材と、を含み、
前記第１接続部材及び前記第２接続部材は、それぞれ前接続パッドと電気的に接続された再配線層を含み、
前記半導体チップは、前記接続パッドの少なくとも一部を露出させる開口部を有するパッシベーション膜を含み、
前記第２接続部材の再配線層は、ビアを介して前記接続パッドと接続されて、
前記ビアは前記パッシベーション膜の少なくとも一部を覆うことで前記接続パッドへのイオン伝搬経路を遮断可能な構造を有する、ファン−アウト半導体パッケージ。
［項目２］
前記パッシベーション膜の前記開口部を囲み、且つ前記ビアと接する面の前記パッシベーション膜の全体の面積をＳ１とし、前記パッシベーション膜を覆う前記ビアの面積をＳ２としたとき、Ｓ２／Ｓ１は０．２〜０．８である、項目１に記載のファン−アウト半導体パッケージ。
［項目３］
前記パッシベーション膜の前記開口部を囲み、且つ前記ビアと接する面の前記パッシベーション膜の幅をＷとし、前記パッシベーション膜と接する前記ビアの縁が、前記パッシベーション膜の前記開口部を囲み、且つ前記ビアと接する面の前記パッシベーション膜の中心線Ｃから離れている距離をｄとするとき、ｄ／Ｗは０．３以内である、項目１または項目２に記載のファン−アウト半導体パッケージ。
［項目４］
前記ビアは、前記接続パッドの露出している表面をすべて覆う、項目１から項目３の何れか一項に記載のファン−アウト半導体パッケージ。
［項目５］
前記ビアは、フィルドビア（Ｆｉｌｌｅｄ ｖｉａ）である、項目１から項目４の何れか一項に記載のファン−アウト半導体パッケージ。
［項目６］
前記第１接続部材は、第１絶縁層と、前記第２接続部材と接し、前記第１絶縁層に埋め込まれた第１再配線層と、前記第１絶縁層の前記第１再配線層が埋め込まれた側とは反対側上に配置された第２再配線層と、を含み、
前記第１及び第２再配線層は前記接続パッドと電気的に接続される、項目１から項目５の何れか一項に記載のファン−アウト半導体パッケージ。
［項目７］
前記第１接続部材は、前記第１絶縁層上に配置され、前記第２再配線層を覆う第２絶縁層と、前記第２絶縁層上に配置された第３再配線層と、をさらに含み、
前記第３再配線層は前記接続パッドと電気的に接続される、項目６に記載のファン−アウト半導体パッケージ。
［項目８］
前記第２接続部材の再配線層と前記第１再配線層との間の距離が、前記第２接続部材の再配線層と前記接続パッドとの間の距離よりも大きい、項目６または項目７に記載のファン−アウト半導体パッケージ。
［項目９］
前記第１再配線層は、前記第２接続部材の再配線層よりも厚さが厚い、項目６から項目８の何れか一項に記載のファン−アウト半導体パッケージ。
［項目１０］
前記第１再配線層の下面は、前記接続パッドの下面より上側に位置する、項目６から項目９の何れか一項に記載のファン−アウト半導体パッケージ。
［項目１１］
前記第２再配線層は、前記半導体チップの活性面と非活性面との間に位置する、項目７に記載のファン−アウト半導体パッケージ。
［項目１２］
前記第１接続部材は、第１絶縁層と、前記第１絶縁層の両面に配置された第１再配線層及び第２再配線層と、前記第１絶縁層上に配置され、前記第１再配線層を覆う第２絶縁層と、前記第２絶縁層上に配置された第３再配線層と、を含み、
前記第１〜第３再配線層は前記接続パッドと電気的に接続される、項目１から項目１１の何れか一項に記載のファン−アウト半導体パッケージ。
［項目１３］
前記第１接続部材は、前記第１絶縁層上に配置され、前記第２再配線層を覆う第３絶縁層と、前記第３絶縁層上に配置された第４再配線層と、をさらに含み、
前記第４再配線層は前記接続パッドと電気的に接続される、項目１２に記載のファン−アウト半導体パッケージ。
［項目１４］
前記第１絶縁層は、前記第２絶縁層よりも厚さが厚い、項目１２または項目１３に記載のファン−アウト半導体パッケージ。
［項目１５］
前記第３再配線層は、前記第２接続部材の再配線層よりも厚さが厚い、項目１２から項目１４の何れか一項に記載のファン−アウト半導体パッケージ。
［項目１６］
前記第１再配線層は、前記半導体チップの活性面と非活性面との間に位置する、項目１２から項目１５の何れか一項に記載のファン−アウト半導体パッケージ。
［項目１７］
前記第３再配線層の下面は、前記接続パッドの下面より下側に位置する、項目１２から項目１６の何れか一項に記載のファン−アウト半導体パッケージ。
１０００ 電子機器
１０１０ メインボード
１０２０ チップ関連部品
１０３０ ネットワーク関連部品
１０４０ その他の部品
１０５０ カメラ
１０６０ アンテナ
１０７０ ディスプレイ
１０８０ 電池
１０９０ 信号ライン
１１００ スマートフォン
１１０１ 本体
１１１０ メインボード
１１２０ 部品
１１３０ カメラ
２２００ ファン−イン半導体パッケージ
２２２０ 半導体チップ
２２２１ 本体
２２２２ 接続パッド
２２２３ パッシベーション膜
２２４０ 接続部材
２２４１ 絶縁層
２２４２ 配線パターン
２２４３ ビア
２２５０ パッシベーション層
２２６０ アンダーバンプ金属層
２２７０ 半田ボール
２２８０ アンダーフィル樹脂
２２９０ モールディング材
２５００ メインボード
２３０１ インターポーザ基板
２３０２ インターポーザ基板
２１００ ファン−アウト半導体パッケージ
２１２０ 半導体チップ
２１２１ 本体
２１２２ 接続パッド
２１４０ 接続部材
２１４１ 絶縁層
２１４２ 再配線層
２１４３ ビア
２１５０ パッシベーション層
２１６０ アンダーバンプ金属層
２１７０ 半田ボール
１００ 半導体パッケージ
１００Ａ、１００Ｂ、１００Ｃ ファン−アウト半導体パッケージ
１１０ 第１接続部材
１１１、１１２ａ、１１２ｂ、１１２ｃ 絶縁層
１１２ａ、１１２ｂ、１１２ｃ、１１２ｄ 再配線層
１１３ ビア
１２０ 半導体チップ
１２１ 本体
１２２ 接続パッド
１２３ パッシベーション膜
１３０ 封止材
１３１ 開口部
１４０ 第２接続部材
１４１ 絶縁層
１４２ 再配線層
１４３ ビア
１４３ａ シード層
１４３ｂ 導体層
１５０ パッシベーション層
１５１ 開口部
１６０ アンダーバンプ金属層
１７０ 接続端子

Claims (16)

  1. 貫通孔を有する第１接続部材と、
    前記第１接続部材の貫通孔に配置され、接続パッドが配置された活性面と前記活性面とは反対側に配置された非活性面を有する半導体チップと、
    前記半導体チップの非活性面の少なくとも一部を封止する封止材と、
    前記第１接続部材と前記半導体チップの活性面上に配置された第２接続部材と、
    を含み、
    前記第１接続部材及び前記第２接続部材は、それぞれ前記接続パッドと電気的に接続された再配線層を含み、
    前記半導体チップは、前記接続パッドの少なくとも一部を露出させる開口部を有するパッシベーション膜を含み、
    前記第２接続部材の再配線層は、ビアを介して前記接続パッドと接続されて、
    前記ビアは前記パッシベーション膜の少なくとも一部を覆い、
    前記パッシベーション膜の前記開口部を囲み、且つ前記ビアと接する面の前記パッシベーション膜の全体の面積をＳ１とし、
    前記パッシベーション膜を覆う前記ビアの面積をＳ２としたとき、
    Ｓ２／Ｓ１は０．２から０．８であり、
    前記パッシベーション膜の前記開口部を囲み、且つ前記ビアと接する面の前記パッシベーション膜の幅をＷとし、
    前記パッシベーション膜と接する前記ビアの縁が、前記パッシベーション膜の前記開口部を囲み、且つ前記ビアと接する面の前記パッシベーション膜の中心線Ｃから離れている距離をｄとするとき、
    ｄ／Ｗは０．３以内であり、
    前記半導体チップの非活性面は、前記第１接続部材の上面よりも下方に位置する、
    ファン−アウト半導体パッケージ。
  2. 前記ビアは、前記接続パッドの露出している表面をすべて覆う、
    請求項１に記載のファン−アウト半導体パッケージ。
  3. 前記ビアは、フィルドビア（Ｆｉｌｌｅｄ ｖｉａ）である、
    請求項１または２に記載のファン−アウト半導体パッケージ。
  4. 貫通孔を有する第１接続部材と、
    前記第１接続部材の貫通孔に配置され、接続パッドが配置された活性面と前記活性面とは反対側に配置された非活性面を有する半導体チップと、
    前記半導体チップの非活性面の少なくとも一部を封止する封止材と、
    前記第１接続部材と前記半導体チップの活性面上に配置された第２接続部材と、
    を含み、
    前記第１接続部材及び前記第２接続部材は、それぞれ前記接続パッドと電気的に接続された再配線層を含み、
    前記半導体チップは、前記接続パッドの少なくとも一部を露出させる開口部を有するパッシベーション膜を含み、
    前記第２接続部材の再配線層は、ビアを介して前記接続パッドと接続されて、
    前記ビアは前記パッシベーション膜の少なくとも一部を覆い、
    前記第１接続部材は、
    第１絶縁層と、
    前記第１絶縁層の下側に埋め込まれた第１再配線層と、
    前記第１絶縁層の上面上に配置され、下面が前記第１絶縁層の上面と接する第２再配線層と、
    前記第１絶縁層を貫通し、前記第１再配線層及び前記第２再配線層を電気的に接続する第１ビアと、
    前記第１絶縁層の上面上に配置され、前記第２再配線層を覆う第２絶縁層と、
    前記第２絶縁層の上面上に配置され、下面が前記第２絶縁層の上面と接する第３再配線層と、及び
    前記第２絶縁層を貫通し、前記第２再配線層及び前記第３再配線層を電気的に接続する第２ビアと
    を含み、
    前記第１再配線層及び前記第２再配線層は前記接続パッドと電気的に接続され、
    前記半導体チップの非活性面は、前記第１接続部材の上面よりも下方に位置する、
    ファン−アウト半導体パッケージ。
  5. 前記第２接続部材の再配線層と前記第１再配線層との間の距離が、前記第２接続部材の再配線層と前記接続パッドとの間の距離よりも大きい、
    請求項４に記載のファン−アウト半導体パッケージ。
  6. 前記第１再配線層は、前記第２接続部材の再配線層よりも厚さが厚い、
    請求項４または５に記載のファン−アウト半導体パッケージ。
  7. 前記第１再配線層の下面は、前記接続パッドの下面より上側に位置する、
    請求項４から６のいずれか一項に記載のファン−アウト半導体パッケージ。
  8. 前記第２再配線層は、前記半導体チップの活性面と非活性面との間に位置する、
    請求項４から７のいずれか１項に記載のファン−アウト半導体パッケージ。
  9. 前記第１接続部材は、
    第１絶縁層と、
    前記第１絶縁層の両面に配置された第１再配線層及び第２再配線層と、
    前記第１絶縁層上に配置され、前記第１再配線層を覆う第２絶縁層と、
    前記第２絶縁層上に配置された第３再配線層と、
    を含み、
    前記第１再配線層、及び前記第２再配線層、及び前記第３再配線層は前記接続パッドと電気的に接続される、
    請求項１から３のいずれか一項に記載のファン−アウト半導体パッケージ。
  10. 前記第１接続部材は、
    前記第１絶縁層上に配置され、前記第２再配線層を覆う第３絶縁層と、
    前記第３絶縁層上に配置された第４再配線層と、
    をさらに含み、
    前記第４再配線層は前記接続パッドと電気的に接続される、
    請求項９に記載のファン−アウト半導体パッケージ。
  11. 前記第１絶縁層は、前記第２絶縁層よりも厚さが厚い、
    請求項９または１０に記載のファン−アウト半導体パッケージ。
  12. 前記第３再配線層は、前記第２接続部材の再配線層よりも厚さが厚い、
    請求項９から１１のいずれか一項に記載のファン−アウト半導体パッケージ。
  13. 前記第１再配線層は、前記半導体チップの活性面と非活性面との間に位置する、
    請求項９から１２のいずれか一項に記載のファン−アウト半導体パッケージ。
  14. 前記第３再配線層の下面は、前記接続パッドの下面より下側に位置する、
    請求項９から１３のいずれか一項に記載のファン−アウト半導体パッケージ。
  15. 前記ビアは、シード層と、導体層とを含む、
    請求項１から１４のいずれか一項に記載のファン−アウト半導体パッケージ。
  16. 前記シード層は、チタン（Ｔｉ）、チタン−タングステン（Ｔｉ−Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）、及びニッケル（Ｎｉ）−クロム（Ｃｒ）のうち一つ以上の金属材料を含む、
    請求項１５に記載のファン−アウト半導体パッケージ。
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