KR102673994B1 - 반도체 패키지 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 반도체 패키지는, 지지 기판과, 상기 지지 기판의 주면에 설치된 응력 완화층과, 상기 응력 완화층 상에 배치된 반도체 디바이스와, 상기 반도체 디바이스를 덮고, 상기 응력 완화층과는 다른 절연 재료로 이루어진 봉지체와, 상기 봉지체를 관통하여 상기 반도체 디바이스와 전기적으로 접속된 배선과, 상기 배선과 전기적으로 접속된 외부 단자를 구비하는 것을 특징으로 한다. 이때, 동일 온도 조건하에서 상기 지지 기판의 탄성률을 A, 상기 응력 완화층의 탄성률을 B, 상기 봉지체의 탄성률을 C라고 할 때, A＞C＞B 또는 C＞A＞B의 관계가 성립한다.

Description

반도체 패키지 및 그 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SAME}
본 발명은, 반도체 패키지의 실장 기술에 관한 것이다. 특히, 반도체 패키지의 제조 공정에서 발생하는 응력을 완화하기 위한 기술에 관한 것이다.
종래에는, 지지 기판 상에 IC칩 등의 반도체 디바이스를 탑재하는 반도체 패키지 구조가 알려져 있었다. 이러한 반도체 패키지는 일반적으로는, 지지 기판 상에 다이 어태치(die attach)재라고 불리는 접착재를 통해 IC칩 등의 반도체 디바이스를 접착하고, 그 반도체 디바이스를 봉지체(봉지용 수지)로 덮어 보호하는 구조를 채용하고 있다.
반도체 패키지에 이용되는 지지 기판으로는 프린트 기판, 세라믹 기판 등의 다양한 기판이 이용되고 있다. 특히, 최근에는 금속 기판을 이용한 반도체 패키지의 개발이 진행되고 있다. 금속 기판을 이용한 반도체 패키지는 전자 차폐(Electromagnetic shielding)성이나 열 특성이 뛰어나다는 등의 이점을 가지고 있어, 신뢰성이 높은 반도체 패키지로서로서 주목을 받고 있다.
그러나, 금속과 수지와는 열팽창 계수(coefficient of thermal expansion: CTE)에 큰 차이가 있기 때문에, 금속 기판을 이용한 반도체 패키지의 제조 공정에 있어서는, 금속 기판과 봉지체(반도체 디바이스를 보호하기 위한 수지)와의 사이에서의 열팽창 계수의 차이에 기인하여 내부 응력이 발생하고, 봉지체에 휘어짐이 발생하는 문제가 지적되었다 (특허문헌 1).
일본 특허공개 공보 제 2010-40911 호
본 발명은, 상술한 문제를 감안하여 이루어진 것으로, 지지 기판과 봉지체와의 사이에 발생하는 내부 응력을 저감시켜, 신뢰성이 높은 반도체 패키지를 제공하는 것을 과제로 하고 있다.
본 발명의 일 실시 형태에 의한 반도체 패키지는, 지지 기판과, 상기 지지 기판의 주면에 설치된 응력 완화층과, 상기 응력 완화층 상에 배치된 반도체 디바이스와, 상기 반도체 디바이스를 덮고, 상기 응력 완화층과는 다른 절연 재료로 이루어진 봉지체와, 상기 봉지체를 관통하여 상기 반도체 디바이스와 전기적으로 접속된 배선과, 상기 배선과 전기적으로 접속된 외부 단자를 구비하는 것을 특징으로 한다.
본 발명의 일 실시 형태에 의한 반도체 패키지는 지지 기판과, 상기 지지 기판의 주면에 설치된 응력 완화층과, 상기 응력 완화층 상에 설치된 도전층과, 상기 도전층 상에 배치된 반도체 디바이스와, 상기 반도체 디바이스를 덮고, 상기 응력 완화층과는 다른 절연 재료로 이루어진 봉지체와, 상기 봉지체를 관통하여 상기 반도체 디바이스와 전기적으로 접속된 배선과, 상기 배선과 전기적으로 접속된 외부 단자를 구비하는 것을 특징으로 한다.
본 발명의 일 실시 형태에 의한 반도체 패키지는 지지 기판과, 상기 지지 기판의 주면에 설치된 응력 완화층과, 상기 응력 완화층 상에 설치된 도전층과, 상기 도전층에 둘러싸이고, 또한, 상기 응력 완화층 상에 배치된 반도체 디바이스와, 상기 반도체 디바이스를 덮고, 상기 응력 완화층과는 다른 절연 재료로 이루어진 봉지체와, 상기 봉지체를 관통하여 상기 반도체 디바이스와 전기적으로 접속된 배선과, 상기 배선과 전기적으로 접속된 외부 단자를 구비하는 것을 특징으로 한다.
또한, 본 발명의 실시 형태에 의한 반도체 패키지의 제조 방법은, 지지 기판의 주면에 응력 완화층을 형성하는 공정과, 상기 응력 완화층 상에, 적어도 한 개의 반도체 디바이스를 배치하는 공정과, 상기 반도체 디바이스를 상기 응력 완화층과는 다른 재료로 이루어진 봉지체로 덮는 공정과, 상기 봉지체를 관통하여 상기 반도체 디바이스와 전기적으로 접속된 배선을 형성하는 공정과, 상기 배선과 전기적으로 접속된 외부 단자를 형성하는 공정을 구비하는 것을 특징으로 한다.
본 발명의 일 실시 형태에 의한 반도체 패키지의 제조 방법은, 지지 기판의 주면에 응력 완화층을 형성하는 공정과, 상기 응력 완화층 상에 도전층을 형성하는 공정과, 상기 도전층 상에 적어도 한 개의 반도체 디바이스를 배치하는 공정과, 상기 반도체 디바이스를, 상기 응력 완화층과는 다른 재료로 이루어진 봉지체로 덮는 공정과, 상기 봉지체를 관통하여 상기 반도체 디바이스와 전기적으로 접속된 배선을 형성하는 공정과, 상기 배선과 전기적으로 접속된 외부 단자를 형성하는 공정을 구비하는 것을 특징으로 한다.
본 발명의 일 실시 형태에 의한 반도체 패키지의 제조 방법은, 지지 기판의 주면에 응력 완화층을 형성하는 공정과, 상기 응력 완화층 상에 도전층을 형성하는 공정과, 상기 도전층을 에칭하여 상기 응력 완화층을 노출시키는 공정과, 상기 응력 완화층을 노출시킨 영역에 적어도 한 개의 반도체 디바이스를 배치하는 공정과, 상기 반도체 디바이스를 상기 응력 완화층과는 다른 재료로 이루어진 봉지체로 덮는 공정과, 상기 봉지체를 관통하여 상기 반도체 디바이스와 전기적으로 접속된 배선을 형성하는 공정과, 상기 배선과 전기적으로 접속된 외부 단자를 형성하는 공정을 구비하는 것을 특징으로 한다.
본 발명에 의하면, 지지 기판과 봉지체와의 사이에 발생하는 내부 응력을 저감시켜, 신뢰성이 높은 반도체 패키지를 실현할 수 있다.
도 1은 본 발명의 제1실시형태에 따른 반도체 패키지의 외관도이다.
도 2는 본 발명의 제1실시형태에 따른 반도체 패키지의 단면도이다.
도 3은 본 발명의 제1실시형태에 따른 반도체 패키지의 제조 공정을 도시한 도면이다.
도 4는 본 발명의 제1실시형태에 따른 반도체 패키지의 제조 공정을 도시한 도면이다.
도 5는 본 발명의 제1실시형태에 따른 반도체 패키지의 제조 공정을 도시한 도면이다.
도 6은 본 발명의 제1실시형태에 따른 반도체 패키지의 제조 공정을 도시한 도면이다.
도 7a는 본 발명의 제2실시형태에 따른 반도체 패키지의 단면도이다.
도 7b는 본 발명의 제2실시형태에 따른 반도체 패키지의 단면도이다.
도 8a는 본 발명의 제2실시형태에 따른 반도체 패키지의 평면도이다.
도 8b는 본 발명의 제2실시형태에 따른 반도체 패키지의 평면도이다.
도 9a는 본 발명의 제3실시형태에 따른 반도체 패키지의 단면도이다.
도 9b는 본 발명의 제3실시형태에 따른 반도체 패키지의 단면도이다.
도 9c는 본 발명의 제3실시형태에 따른 반도체 패키지의 단면도이다.
도 10은 본 발명의 제3실시형태에 따른 반도체 패키지의 평면도이다.
도 11은 본 발명의 제4실시형태에 따른 반도체 패키지의 단면도이다.
도 12는 본 발명의 제4실시형태에 따른 반도체 패키지의 평면도이다.
도 13은 본 발명의 제5실시형태에 따른 반도체 패키지의 단면도이다.
도 14는 본 발명의 제6실시형태에 따른 반도체 패키지의 평면도이다.
도 15는 본 발명의 제6실시형태에서, 한 변이 400㎛ 사이즈의 개구부를 형성한 경우의 신뢰성 평가 결과이다.
도 16은 본 발명의 제6실시형태에서, 한 변이 500㎛ 사이즈의 개구부를 형성한 경우에의 신뢰성 평가 결과이다.
도 17은 본 발명의 제6실시형태에서, 한 변이 600㎛ 사이즈의 개구부를 형성한 경우의 신뢰성 평가 결과이다.
도 18은 본 발명의 제6실시형태에서, 한 변이 400㎛ 사이즈의 개구부를 형성한 경우의 신뢰성 평가 결과이다.
이하, 본 발명의 일 실시형태에 따른 반도체 패키지에 관하여, 도면을 참조하면서 상세히 설명한다. 이하에 나타내는 실시형태는 본 발명의 실시형태의 일례로서, 본 발명은 이들의 실시형태에 한정되는 것은 아니다.
또한, 본 실시형태에서 참조하는 도면에 있어서, 동일한 부분 또는 유사한 기능을 갖는 부분에는 동일한 부호 또는 유사한 부호(숫자 뒤에 a, b 등을 붙인 것만의 부호)를 붙이고, 그 반복 설명은 생략하는 경우가 있다. 또한, 도면의 치수 비율은 설명의 사정상 실제의 비율과 다르거나, 구성의 일부가 도면에서 생략되는 경우가 있다.
또한, 본 명세서의 단면도에 있어서 "상"이란, 지지 기판의 주면(반도체 디바이스를 배치하는 면)을 기준으로 한 상대적인 위치를 가리키고, 지지 기판의 주면으로부터 멀어지는 방향이 "상"이 된다. 도 2 이후에 있어서는, 지면을 향한 상방이 "상"이 된다. 또한, "상"에는 물체의 위에 접하는 경우(즉 "on"의 경우)와 물체의 상방에 위치하는 경우(즉 "over"의 경우)가 포함된다.
(제1 실시 형태)
＜패키지의 외관＞
도 1은, 본 발명의 제1실시형태에 따른 반도체 패키지(100)의 외관도이다. 또한, 도 1의 앞부분은 내부 구성의 모습을 나타내기 위해 절단면을 도시하고 있다.
도 1에서, 11은 지지 기판이고, 12는 지지 기판의 주면에 설치된 응력 완화층이다. 13은 IC칩이나 LSI칩 등의 반도체 디바이스이고, 14 및 15는 반도체 디바이스를 보호하는 봉지체(봉지용 수지)이다. 여기서는 도시되지 않았지만, 봉지체(14, 15) 내에는 배선이 형성되어, 반도체 디바이스의 출력 단자와, 외부 단자로서의 솔더 볼(16)을 전기적으로 접속하고 있다.
이처럼, 본 실시 형태에 따른 반도체 패키지(100)는, 지지 기판(11)을 그대로 기체(基體)로 이용하고, 적층된 수지층(봉지체 14, 15)으로 반도체 디바이스(13)를 외부 공기로부터 보호하는 구조로 되어 있다.
＜패키지 구조＞
도 2는, 도 1을 이용하여 설명한 반도체 패키지(100)의 구조를 상세히 설명하기 위한 단면도이다. 101은 지지 기판이고, 여기서는 금속 기판을 이용한다. 금속 기판으로는 스테인레스 등의 철 합금 기판이나 구리 합금 기판 등의 금속 기판을 이용하면 된다. 물론, 금속 기판에 한정할 필요는 없고, 용도나 코스트에 따라 실리콘 기판, 유리 기판, 세라믹 기판, 유기 기판 등을 이용하는 것도 가능하다.
지지 기판(101) 상에는, 응력 완화층(102)이 설치되어 있다. 응력 완화층(102)은 지지 기판(101)과 후술하는 제1 봉지체(105)와의 사이에 발생하는 응력을 완화하기 위해 설치된 절연층이다. 응력 완화층(102)의 자세한 내용에 대해서는 후술한다. 본 실시 형태에 따른 반도체 패키지(100)에서는 막후(膜厚)가 10 내지 200㎛의 열경화성 수지 또는 열가소성 수지(예를 들면 에폭시계 수지)를 이용한다. 또한, 열전도율을 높인 무기 재료나 금속 필러를 함유한 재료라도 무방하다.
응력 완화층(102) 상에는, 접착재(다이 어태치재, 103)를 통해 반도체 디바이스(104)가 설치되어 있다. 접착재(103)는 지지 기판과 반도체 디바이스를 접착하는 공지의 접착재(여기서는 응력 완화층(102) 및 반도체 디바이스(104)를 접착하는 접착재)이며, 본 실시형태에서는 다이 어태치 필름을 이용하고 있다.
또한, 본 실시형태에서는 접착재(103)를 이용하여 반도체 디바이스(104)를 접착하고 있지만, 접착재(103)를 생략하고, 응력 완화층(102) 상에 직접 반도체 디바이스(104)를 설치해도 무방하다.
반도체 디바이스(104)는, IC칩과 LSI칩 등의 반도체 소자이다. 공지의 다이싱 공정, 다이 본딩 공정을 거쳐, 응력 완화층(102) 상에 배치된다. 또한, 도 1에서는 지지 기판(101) 상에 2 개의 반도체 디바이스를 배치하는 예를 도시하고 있지만, 실제로는, 지지 기판(101) 상에 더 많은 반도체 디바이스를 배치하는 것이 가능하다. 이로 인해 양산성을 향상시킬 수 있다. 예를 들면, 500mm×400mm과 같은 대형 기판 상에 500개 이상의 반도체 디바이스(104)를 배치하여도 무방하다.
반도체 디바이스(104)는, 제1 봉지체(105)에 의해 그 상면 및 측면이 덮여, 외부 환경으로부터 보호된다. 제1 봉지체(105)로는 에폭시계 수지를 이용할 수 있지만, 그 외의 공지의 봉지용 수지를 이용해도 무방하다.
제1 봉지체(105) 상에는 제1 배선층(106)이 형성되어 있다. 여기서는, 제1 배선층(106)은, 구리 시드층(106a)과 구리 배선(106b)으로 구성되어 있다. 물론, 구리뿐만 아니라 알루미늄이나 은 등, 반도체 디바이스와의 양호한 전기적 접속이 확보될 수 있는 재료라면 공지의 어떠한 재료를 이용해도 무방하다.
제1 배선층(106) 상에는, 제2 봉지체(107), 제2 배선층(108)이 더 설치되어 있다. 제2 봉지체(107)는, 제1 봉지체(105)와 같은 것을 이용하면 좋고, 여기서의 설명은 생략한다. 제2 배선층(108)은 제1 배선층(106)과 마찬가지로, 구리 시드층(108a)과 구리 배선(108b)으로 구성된다. 본 실시 형태에서는 배선층을 제1 배선층(106)과 제2 배선층(108)의 이층 구조로 하고 있지만, 배선층의 수는 증가 가능하며, 필요에 따라 적절히 결정하면 된다.
제2 배선층(108) 상에는, 제3 봉지체(공지의 솔더 레지스트)(109)가 설치되고, 그 위에는 개구부를 통해 외부 단자(110)로서 솔더 볼이 설치되어 있다. 여기서는 제3 봉지체(109)로 솔더 레지스트를 이용하지만, 제1 봉지체(105)나 제2 봉지체(107)와 같은 것을 이용해도 좋고, 외부 공기와 직접 접촉하기 때문에, 보다 보호막으로써의 기능성이 뛰어난 재료를 이용해도 좋다. 또한, 솔더 볼로 구성되는 외부 단자(110)는 260 전후의 리플로우 처리에 의해 형성하면 좋다.
이상 설명한 본 발명의 제1실시형태에 따른 반도체 패키지(100)는, 지지 기판(101)의 주면에 응력 완화층(102)을 설치함으로써, 지지 기판(101)과 제1 봉지체(105)와의 사이의 물성치(특히, 탄성률이나 열팽창 계수)의 차이에 기인하는 응력의 발생을 저감하는 구조로 되어 있다. 이하, 응력 완화층(102)의 물성에 관하여 상세히 설명한다.
본 발명의 제1실시형태에 따른 반도체 패키지(100)에 있어서, 응력 완화층(102)의 역할은 지지 기판(101)의 물성치와 제1 봉지체(105)의 물성치와의 차이에 기인하는 내부 응력(지지 기판(101)과 제1 봉지체(105)의 경계면에 발생하는 응력)을 저감시키는 것이다. 따라서, 응력 완화층(102)으로서는, 지지 기판(101) 및 제1 봉지체(105)의 탄성률보다 작은 탄성률을 갖는 절연층을 이용하는 것이 바람직하다.
구체적으로는, 동일 온도 조건하에서 지지 기판(101)의 탄성률을 A, 응력 완화층(102)의 탄성률을 B, 제1 봉지체(105)의 탄성률을 C라고 할 경우, A＞C＞B 또는 C＞A＞B가 성립되도록, 지지 기판(101), 응력 완화층(102), 및 제1 봉지체(105)의 조합을 결정하면 된다.
이와 같이 응력 완화층(102)은, 저탄성인 것이 바람직하다. 예를 들면, 약 25℃(실온)의 온도 영역에서 2Gpa 이하이고, 또한, 100℃를 초과하는 온도 영역에서 100MPa 이하의 탄성률을 갖는 것이 바람직하다. 각각의 온도 영역에 있어서 탄성률에 상한을 설정한 이유는, 그 상한치를 초과하면 응력 완화층(102)이 너무 단단해져 응력 완화층으로서의 기능이 떨어져 버리기 때문이다.
즉, 실온에 있어서는, 어느 정도의 경도가 있어도(탄성률이 높아도) 응력 완화층으로서 충분히 기능하기 때문에, 응력 완화층(102)의 탄성률은 적어도 2GPa 이하이면 된다. 한편, 열경화성 수지의 경화 온도(170℃ 전후) 부근 등, 100℃를 초과하는 온도 영역(바람직하게는 150℃를 초과하는 온도 영역)에 있어서는, 응력 완화층(102)의 탄성률을 100MPa 이하로 한다. 이러한 고온 영역에서 100MPa를 상회하면, 응력 완화층으로서의 기능을 수행할 수 없게 될 우려가 있기 때문이다.
또한, 탄성률이 낮으면 낮을수록 응력 완화층으로서의 기능은 높아지지만, 탄성률이 너무 낮으면 유동성이 극단적으로 높아져, 더 이상 층으로서의 형상을 유지할 수 없게 될 우려가 있다. 따라서, 본 실시 형태에서는, 특히 탄성률에 하한을 설정하지 않지만, 실온부터 260℃(후술하는 리플로우 온도)의 범위 내에서 형상을 유지할 수 있는 범위의 탄성률인 것이 조건이 된다.
또한, 응력 완화층(102)으로서, 상술한 탄성률의 관계를 충족시키는 절연층을 이용한 경우, 결과적으로 동일 온도 조건하에서 지지 기판(101)의 선팽창 계수를 a, 응력 완화층(102)의 선팽창 계수를 b, 제1 봉지체(105)의 선팽창 계수를 c라고 한다면, a≤c＜b (또는 a≒c＜b)가 성립된다.
일반적으로, 금속 기판의 선팽창 계수는 20ppm/℃ 정도이고, 봉지체의 선팽창 계수는 수십 ppm/℃ 정도이다. 따라서, 본 실시형태에 따른 반도체 패키지(100)에서는, 200℃ 이하의 온도 영역에서, 선팽창 계수가 100 내지 200ppm/℃, 바람직하게는 100 내지 150ppm/℃인 절연층을 이용한다. 또한, 200℃ 이하의 온도 영역이라는 조건은, 반도체 패키지의 제조 공정에 있어서의 상한 온도가 200℃ 전후라는 것에 기인한다. 적어도 반도체 패키지의 제조 공정 중에 있어, 선팽창 계수가 전술의 범위에 들어가는 것이 바람직하다는 취지이다.
또한, 본 발명의 제1실시형태에 따른 반도체 패키지(100)에서는, 응력 완화층(102)으로서, 5% 중량 감소 온도가 300℃ 이상인 접착재를 이용하는 것이 바람직하다. 이 조건은 일반적인 리플로우 온도가 260℃ 전후이기 때문에, 리플로우 처리를 거쳐도 중량 감소가 적은 절연층(즉, 리플로우 내성이 있는 절연층)을 이용함으로써, 반도체 패키지의 신뢰성의 저하를 방지하기 위한 것이다.
또한, "중량 감소 온도"란, 물질의 내열성을 나타내기 위해 이용되는 지표의 한 가지이며, 질소 가스나 공기를 흐르도록 하면서, 실온에서부터 서서히 미량의 물질을 가열해 가고, 일정의 중량 감소가 일어나는 온도로 나타낸다. 여기서는, 5%의 중량 감소가 일어나는 온도를 나타내고 있다.
또한, 응력 완화층(102)으로서, 지지 기판(철 합금이나 구리 합금 등의 대표적인 금속 재료로 구성되는 기판)(101)과 제1 봉지체(에폭시계, 페놀계 또는 폴리 이미드계 등의 수지)(105)의 모두에 대해, JIS의 크로스 컷 접착 시험(구JIS K5400)에 있어서 "분류 0"으로 분류되는 밀착력을 갖는 수지를 이용하는 것이 바람직하다. 이로 인해, 지지 기판(101)과 제1 봉지체(105)와의 사이의 밀착성을 높이고, 게다가 제1 봉지체(105)의 막 벗겨짐(박리)을 억제할 수 있다.
이상과 같이, 본 발명의 제1실시형태에 따른 반도체 패키지(100)에서는, 응력 완화층(120)으로서, (1) 동일 온도 조건하에서 지지 기판(101)의 탄성률을 A, 응력 완화층(102)의 탄성률을 B, 제1 봉지체(105) 탄성률을 C라고 할 경우, A＞C＞B 또는 C＞A＞B가 성립할 것, (2) 동일 온도 조건하에서, 지지 기판(101)의 선팽창 계수를 a, 응력 완화층(102)의 선팽창 계수를 b, 제1 봉지체(105)의 선팽창 계수를 c라고 한 경우, a≤c＜b(또는 a≒c＜b)가 성립할 것, 중 적어도 어느 하나(바람직하게는 모두)를 만족하는 절연층을 이용하는 점에 특징이 있다.
이로 인해, 지지 기판(101)과 제1 봉지체(105)와의 사이의 물성치의 차이에 기인하는 내부 응력의 발생을 저감시키고, 지지 기판(101)이나 제1 봉지체(105)에 최대한 휘어짐이 발생하지 않도록 할 수 있고, 반도체 패키지로서의 신뢰성을 향상시킬 수 있다.
＜제조공정＞
도 3 내지 도 6은, 본 발명의 제1실시형태에 따른 반도체 패키지(100)의 제조 공정을 나타내는 도면이다. 도 3의 (A)에 있어서, 지지 기판(101) 상에 응력 완화층(102)을 형성한다. 여기서는, 지지 기판(101)으로서 철 합금 스테인레스 기판(SUS 기판)을 이용하지만, 어느 정도의 강성을 갖춘 기판이라면 다른 재료로 구성되는 기판이라도 무방하다. 예를 들면, 유리 기판, 실리콘 기판, 세라믹 기판, 유기 기판이라도 무방하다.
응력 완화층(120)으로는, 막후가 10 내지 200㎛의 열경화성 수지를 이용한다. 상술한 바와 같이, 응력 완화층(102)의 물성치는 (1) 동일 온도 조건하에서 지지 기판(101)의 탄성률을 A, 응력 완화층(102)의 탄성률을 B, 제1 봉지체(105) 탄성률을 C라고 한 경우, A＞C＞B 또는 C＞A＞B가 성립할 것, (2) 동일 온도 조건하에서 지지 기판(101)의 선팽창 계수를 a, 응력 완화층(102)의 선팽창 계수를 b, 제1 봉지체(105)의 선팽창 계수를 c라고 할 경우, a≤c＜b(또는 a≒c＜b)가 성립할 것, 중 적어도 어느 하나(바람직하게는 모두)를 만족시킨다.
또한, 응력 완화층(120)으로서, 지지 기판(101)과 제1 봉지체(105)의 모두에 대해, JIS의 크로스 컷 접착 시험(구JIS K5400)에 있어 "분류 0"으로 분류되는 밀착력을 갖는 수지를 이용하는 것이 바람직하다.
응력 완화층(102)을 형성한 후, 다음으로, 도 3의 (B)에 나타내는 바와 같이, 접착재(103)를 이용하여 반도체 디바이스(104)를 응력 완화층(120) 상에 접착한다. 여기서는, 접착재(103)로서 공지된 다이 어태치 필름을 이용한다.
구체적으로는, 먼저 웨이퍼 상에 공지의 반도체 프로세스에 의해 복수의 반도체 디바이스(반도체 소자)를 만들어 넣고, 다이 어태치 필름을 반도체 디바이스에 부착한 상태에서 백그라인드 공정(웨이퍼의 박판화)을 실시한다. 그 후, 다이싱 공정에 의해 복수의 반도체 디바이스를 개편화 하고, 접착재(103) 별로 분리된 복수의 반도체 디바이스(104)를 응력 완화층(120) 상에 접착한다. 이처럼, 지지 기판(101) 상에 복수의 반도체 디바이스(104)를 배치하여, 패키지화 한 후 개별적으로 분리함으로 인해, 양산성이 크게 향상된다.
다음으로, 도 3의 (C)에 나타내는 바와 같이, 반도체 디바이스(104)를 덮도록 제1 봉지체(105)를 형성한다. 제1 봉지체(105)로는 에폭시계 수지, 페놀계 수지, 및 폴리 이미드계 수지 중 어느 것을 이용할 수 있다. 열경화성 수지라도, 광경화성 수지라도 무방하다. 또한, 제1 봉지체(105)는 스크린 인쇄법, 스핀 코팅법 등, 공지의 어떠한 도포 방법을 이용해도 무방하다.
제1 봉지체(105)가 형성되면, 다음은 제1 봉지체(105)에 대해 공지의 포토 리소그래피 기술 또는 공지의 레이저 가공 기술에 따라 패터닝을 하고, 복수의 개구부(105a)를 형성한다(도 4의 (A)). 이러한 개구부(105a)는, 나중에 형성하는 제1 배선층(106)과 반도체 디바이스(104)와의 전기적 접속을 확보하기 위한 것이다.
다음으로, 도 4의 (B)에 나타내는 바와 같이, 제1 봉지체(105) 및 개구부(105a)를 덮도록 구리 시드층(106a)을 형성한다. 구리 시드층(106a)은, 구리 도금(구리 플레이팅)의 베이스(下地)가 되는 구리, 니켈, 니켈 크롬(NiCr), 티탄, 또는 티탄 텅스텐(TiW) 등을 주성분으로 하는 박막이며, 예를 들면, 스퍼터링법으로 형성된다.
다음으로, 도 4의 (C)에 나타내는 바와 같이, 구리 시드층(106a)을 형성한 후, 구리 시드층(106a)을 덮는 레지스트 마스크(21)를 형성한다. 레지스트 마스크(21)의 형성은 공지의 방법(예를 들면 스핀 코팅법)을 이용하여 레지스트 재료를 도포한 후, 포토리소그래피 기술 또는 공지의 레이저 가공 기술에 의해 개구부(21a)를 형성하면 된다. 이 개구부(21a)가, 후술하는 구리 배선(106b)의 형성 영역으로서 기능한다.
레지스트 마스크(21)에 대해 개구부(21a)를 형성한 후, 구리 플레이팅에 의해 구리 시드층(106a) 상에 구리 배선(106b)을 형성한다(도 5의 (A)). 구리 플레이팅은 전기 도금을 이용해도, 무전해 도금을 이용해도 무방하다. 또한, 본 실시 형태에서는 구리 도금에 의해 구리 배선(106b)을 형성했지만, 이에 한정하지 않고, 다른 방법으로 구리 배선(106b)을 형성해도 무방하다. 예를 들면, 스퍼터링법이나 증착법 등을 이용해도 좋다.
다음으로, 도 5의 (B)에 나타내는 바와 같이, 레지스트 마스크(21)를 제거하고, 계속해서 도 5의 (C)에 나타내는 바와 같이, 구리 배선(106b)을 마스크로 하여 구리 시드층(106a)을 에칭 제거한다. 구리 시드층(106a)의 에칭 제거에 의해 구리 배선(106b)이 전기적으로 절연되어, 제1 배선층(106)으로서 기능한다.
구리 배선(106b)을 형성한 후, 다음으로 제2 봉지체(107)를 형성하고, 포토리소그래피 기술 또는 공지의 레이저 가공 기술에 의해 개구부(107a)를 형성한다(도 6의 (A)). 제2 봉지체(107)의 형성에 대해서는 제1 봉지체(105)와 동일하므로 설명을 생략한다. 개구부(107a)는 후술하는 외부 단자(110)와 제1 배선층(106)을 전기적으로 접속하기 위한 것이다.
다음으로, 도 6의 (B)에 도시한 바와 같이, 제2 봉지체(107)에 설치된 개구부(107a)를 채우기 위하여 외부 단자(여기서는 솔더 볼)(110)를 형성한다. 외부 단자(110)의 형성은 공지의 어떠한 방법을 이용해도 무방하다. 여기서는 260℃의 리플로우 처리에 의해 수행한다. 또한, 솔더 볼 대신에 핀 형상의 금속 도체를 형성해도 무방하다.
마지막으로, 도 6의 (C)에 나타내는 바와 같이, 지지 기판(101) 별로 공지의 다이싱 공정에 의해 절단하여 각각의 반도체 디바이스(104)를 분리하였다. 이상과 같이 하여, 복수 반도체 패키지(100a, 100b)가 형성된다.
또한, 도 3 내지 도 6에 나타내는 제조 공정에서는 제1 배선층(106)에 외부 단자(110)를 설치한 구성으로 하였지만, 도 2에 나타낸 바와 같이, 외부 단자(110)를 형성하기 전에 제2 배선층(108)을 더 형성해도 무방하다.
이상과 같은 제조 공정을 거쳐, 도 1에 나타내는 본 발명의 반도체 패키지(100)가 완성된다. 본 발명에 따르면, 전술한 소정의 조건을 만족시키는 응력 완화층(102)을 지지 기판(101) 상에 설치한 구성으로 하기 때문에, 그 후의 가열 공정(열경화성 수지의 경화 처리나 솔더 볼의 리플로우)에서, 지지 기판(101)과 제1 봉지(105)와의 사이의 물성치 차이에 기인하는 내부 응력의 발생을 저감시키고, 전체를 통해 휘어짐을 최대한 억제한 반도체 패키지 제조 공정이 실현된다.
(제2 실시 형태)
도 7a에, 본 발명의 제2실시형태에 따른 반도체 패키지(200)의 단면도를 나타낸다. 제2실시형태에 따른 반도체 패키지(200)는 응력 완화층(102) 상에 도전층(31)을 설치한 점에서, 제1실시형태의 반도체 패키지(100)와 다르다. 그 외의 점은, 제1실시형태에 따른 반도체 패키지(100)와 동일하다.
도 7a에 있어서, 도전층(31)은 구리뿐만 아니라, 알루미늄이나 은 등의 어떠한 재료를 이용해도 무방하지만, 반도체 디바이스(104)로부터의 방열을 효율적으로 실행하기 위해서라도 열전도율이 좋은 금속 재료를 이용하는 것이 바람직하다.
또한, 도 7a에 나타내는 반도체 패키지(200)에서는, 반도체 디바이스(104)의 하측 전체부터의 방열 효과를 높이기 위해서, 도 8a에 나타낸 바와 같이, 반도체 디바이스(104)의 하측에 직사각형(본 실시형태에서는 정사각형)의 도전층(31)을 설치하고 있다. 물론, 도전층(31)의 형상은 사각형에 한정되지 않고, 어떠한 형상이라도 무방하다. 도 8a에 있어서, 점선은 반도체 디바이스(104)의 윤곽을 나타내고 있으며, 도전층(31)보다 내측에 반도체 디바이스(104)를 배치하고 있다.
또한, 도전층(31)은 도 7a에 도시한 바와 같이, 상층의 구리 배선(32, 33)과 전기적으로 접속시킬 수 있다. 여기서는, 제2 봉지체(107) 상에 형성된 제2 배선층(108)과 전기적으로 접속시키는 예를 나타냈지만, 제1 봉지체(105) 상에 형성된 제1 배선층(106)과 전기적으로 접속시키는 것도 가능하다. 따라서, 도전층(31)을 배선으로 작동시키거나, 전기 용량(커패시터), 저항, 인덕터 등의 부하 소자로서 기능하게 하는 것도 가능하다.
또한, 도 7b에, 본 발명의 제2실시형태에 따른 반도체 패키지(200a)의 단면도를 나타낸다. 도 7b에 나타낸 바와 같이, 도전층(31a)을 반도체 디바이스(104)의 윤곽의 내측에 설치하는 것도 가능하다. 또한, 본 실시 형태에서는, 도전층(31a)에 의한 단차를 접착재(103a)에 의해 내장하는 구조로 하여, 접착재(103a)를 평탄화층으로 이용한다. 이 경우, 접착재(103a)로는, 반도체 디바이스(104)의 접착시에 충분한 유동성을 갖는 재료를 이용하는 것이 바람직하다. 또한, 반도체 패키지(200a)에서 도 8b에 나타낸 바와 같이, 도전층(31a)의 윤곽은, 반도체 디바이스(104)의 윤곽의 내측에 위치한다.
이상과 같이, 제2실시형태의 반도체 패키지(200, 200a)에 있어서는, 제1실시형태의 반도체 패키지(100)가 발휘하는 효과 이외에도, 도전층(31)을 이용하여 각 반도체 디바이스 사이를 접속하는 배선이나 각종 기능 회로를 구성하는 부하 소자를 형성할 수 있기 때문에, 회로 설계의 자유도를 향상시키는 효과를 발휘한다.
또한, 반도체 디바이스(104)의 하측에 열전도율이 좋은 금속으로 구성되는 도전층을 설치함으로써, 반도체 디바이스(104)로부터의 방열 효과를 높일 수 있어, 방열성이 뛰어나고 신뢰성이 높은 반도체 패키지를 실현할 수 있다.
(제3실시형태)
도 9a에, 본 발명의 제3실시형태에 따른 반도체 패키지(300)의 단면도를 나타낸다. 제3실시형태에 따른 반도체 패키지(300)는 응력 완화층(120) 상에 설치하는 도전층에 패터닝을 실시하여 최대한 배선으로 이용하는 점에서, 제2실시형태의 반도체 패키지(200)와 다르다. 그 외의 점은, 제2실시형태에 따른 반도체 패키지(200)와 동일하다.
도 9a에 있어서, 도전층(41)은 구리뿐만 아니라, 알루미늄이나 구리 같은 어떠한 재료를 이용해도 무방하다. 도면 중에서는 복수의 도전층(41)으로 분리되어 있는 것처럼 보이지만, 실제로는, 도 10에 나타난 바와 같이 상호 전기적으로 접속되어, 반도체 디바이스에 형성된 소자 사이를 접속하는 배선으로서 기능하거나, 다양한 부하 소자로서 기능하고 있다.
도전층(41)으로 형성 가능한 부하 소자로서는, 전기 용량(커패시터), 저항, 인덕터 등을 들 수 있다. 물론, 이것 이외에도 도전층을 패터닝하여 형성할 수 있는 소자라면 어떠한 소자를 형성해도 좋다.
또한, 도전층(41)은, 도 9a에 나타난 바와 같이, 상층의 구리 배선(42, 43)과 전기적으로 접속시킬 수 있다. 여기서는, 제2 봉지체(107) 상에 형성된 제2 배선층(108)과 전기적으로 접속되는 예를 나타냈지만, 제1 봉지체(105) 상에 형성된 제1 배선층(106)과 전기적으로 접속시키는 것도 가능하다.
또한, 도 9b에 본 발명의 제3실시형태에 따른 반도체 패키지(300b)의 단면도를 나타낸다. 도 9b에 나타내는 바와 같이, 본 실시 형태에서는, 도전층(41)의 패턴에 의한 단차를 접착재(103b)로 내장하는 구조로 하여, 접착재(103b)를 평탄화층으로 이용한다. 이 경우, 접착재(103b)로는, 반도체 디바이스(104)의 접착시에 충분한 유동성을 갖는 재료를 이용하는 것이 바람직하다. 또한, 도 9c에 본 발명의 제3실시형태에 따른 반도체 패키지(300c)의 단면도를 나타낸다. 도 9c에 나타낸 바와 같이, 본 실시형태에서는, 도전층(41)의 패턴에 의한 단차를 평탄화층(111)으로 내장하는 구조로 하여, 평탄화층(111) 상에 접착재(103)를 통해 반도체 디바이스(104)를 설치하는 구조로 해도 무방하다. 이 때, 평탄화층(111)으로는, 공지의 수지 재료를 이용할 수 있다. 예를 들면, 응력 완화층(102)과 같은 재료를 이용해도 좋고, 제 1 봉지체(105)와 동일한 재료를 이용해도 무방하다.
이상과 같이, 제3실시형태의 반도체 패키지(300, 300b, 300c)에 있어서는, 제2실시형태의 반도체 패키지(200)가 발휘하는 효과 이외에도, 도전층(41)을 이용하여 각 반도체 디바이스 사이를 접속하는 배선이나 각종 기능 회로를 구성하는 부하 소자를 형성할 수 있기 때문에, 회로 설계의 자유도가 향상되는 효과를 발휘한다.
(제4실시형태)
도 11에, 본 발명의 제4실시형태에 따른 반도체 패키지(400)의 단면도를 나타낸다. 제4실시형태에 따른 반도체 패키지(400)는, 도전층(51)을 반도체 디바이스(104)의 아래에는 설치하지 않은 점에서, 제2실시형태의 반도체 패키지(200)와 다르다. 그 외의 점은, 제2실시형태에 따른 반도체 패키지(200)와 동일하다.
도 11에 도시한 반도체 패키지(400)에서는, 반도체 디바이스(104)의 아래에 도전층(51)을 설치하지 않기 때문에, 도전층(51)의 두께만큼 반도체 디바이스(104)와 지지 기판(101)과의 사이의 거리가 짧아지게 된다. 본 실시 형태의 구조로 하는 경우, 도 12에 나타난 바와 같이, 도전층(51)은 반도체 디바이스(104)보다 약간 큰 면적으로 일부가 도려낸 형태로 되어 있다. 이러한 구조는, 예를 들면, 도전층(51)을 형성한 후, 도전층(51)을 에칭하여 응력 완화층(102)을 노출시키고, 응력 완화층(102)의 노출된 부분에 반도체 디바이스(104)를 설치해도 무방하다.
이 경우에 있어서도, 도전층(51)은 도 11에 도시한 바와 같이, 상층의 구리 배선(52, 53)과 전기적으로 접속시킬 수 있다. 또한, 제2 봉지체(107) 상에 형성된 제2 배선층(108)과 전기적으로 접속시키는 예를 나타냈지만, 제1 봉지체(105) 상에 형성된 제1 배선층(106)과 전기적으로 접속시키는 것도 가능하다.
이상과 같이, 제4실시형태의 반도체 패키지(400)에 있어서는, 제1실시형태 및 제2실시형태에 따른 반도체 패키지가 발휘하는 효과 이외에도, 반도체 패키지 전체의 두께를 얇게 할 수 있다는 효과를 발휘한다.
(제5실시형태)
도 13은, 본 발명의 제5실시형태에 따른 반도체 패키지(500)의 단면도를 도시한다. 제5실시형태에 따른 반도체 패키지(500)는, 반도체 디바이스(104)의 아래에 접착재(103)를 설치하지 않은 점에서, 제1실시형태의 반도체 패키지(100)와 다르다. 그 외의 점은, 제1실시형태에 따른 반도체 패키지(100)와 동일하다.
본 발명의 제5실시형태에 따른 반도체 패키지(500)에서는, 응력 완화층(120) 상에 반도체 디바이스(104)를 배치함에 있어, 접착재(103)을 이용하지 않고, 직접 응력 완화층(120) 상에 반도체 디바이스(104)를 접착할 수 있다. 구체적으로는 응력 완화층(102)을 구성하는 수지를 설치한 후, 큐어(소성) 공정을 하기 전에 반도체 디바이스(104)를 탑재하고, 이 상태에서 큐어 공정을 실시하면 좋다.
이로 인해, 다이 어태치 필름 등의 접착재를 이용할 필요가 없기 때문에, 제1실시형태에 따른 반도체 패키지보다 응력이 발생할 가능성을 저감시킬 수 있으며, 또한 접착재 만큼 두께가 줄기 때문에, 반도체 패키지 소형화를 도모할 수 있다.
(제6실시형태)
상술한 제1실시형태 내지 제5실시형태에 따른 반도체 패키지에서는, 응력 완화층(102) 상에 반도체 디바이스(104)를 설치하는 구성으로 되어 있으나, 이때 반도체 디바이스(104)를 정확한 위치에 배치할 필요가 있다. 그러나, 지지 기판(101) 상에 응력 완화층(102)을 설치한 경우, 지지 기판(101) 상에 얼라인먼트 마크를 설치한다고 해도 응력 완화층(102)의 존재에 의해 위치 확인이 곤란해질 것으로 예상된다.
따라서, 제6실시형태에 따른 반도체 패키지(600)에서는, 반도체 디바이스(104)를 응력 완화층(120) 상에 배치할 때에 정확한 얼라인먼트를 가능하게 하는 얼라인먼트 마크를 설치하는 것을 특징으로 하고 있다.
도 14의 (A)는 본 발명의 제6실시형태에 따른 반도체 패키지(600)의 일부를 나타내는 평면도이며, 도 14의 (B)는 도 14의 (A)에 표시된 점선(62)으로 둘러싸인 영역의 확대도이다.
도 14의 (A)에 있어서, 지지 기판(101) 상에는, 거의 전면에 응력 완화층(102)가 설치되어 있고, 그 위에 복수의 반도체 디바이스(104)가 배치된다. 제6실시형태에 따른 반도체 패키지(600)에서는 응력 완화층(102)의 일부에 개구부(63)를 설치하여, 반도체 디바이스(104)를 배치할 때의 기준이 되는 얼라인먼트 마크로써 이용하는 점에 특징이 있다.
개구부(63)는, 응력 완화층(120)에 대해 에칭을 실시하여 형성하면 좋고, 레이저 에칭 등 공지의 에칭 기술을 이용할 수 있다. 개구부(63) 그 자체를 얼라인먼트 마크로서 이용할 수도 있지만, 개구부(63)에 의해 노출된 지지 기판(101)의 표면에 하프 에칭 등을 이용하여 홀이나 구멍 등을 설치하여도 무방하다. 이 경우, 응력 완화층(102)의 형성 전에 미리 지지 기판(101)을 에칭하여 홀이나 구멍을 형성하여도 무방하며, 개구부(63)를 형성한 후에 레이저 에칭 등으로 지지 기판(101) 상에 홀이나 구멍을 형성하여도 무방하다.
그러나, 개구부(63)의 사이즈를 필요 이상으로 크게 하면, 그 개구부(63)로부터 응력 완화층(120)이 벗겨질 우려가 있기 때문에, 개구부(63)의 사이즈는 일정한 제한을 두는 것이 바람직하다.
본 발명자들의 실험 결과에서는, 개구부(63)의 한 변이 480㎛(또는 직경 480㎛)를 초과하면 응력 완화층(102)의 신뢰성에 영향을 미치는 것으로 확인되었다. 따라서, 개구부(63)는 한 변이 적어도 480㎛ 이하의 다각형 또는 직경 480㎛ 이하의 원형인 것이 바람직하다. 또한, 개구부(63)의 사이즈의 하한치는 지지 기판의 재질, 개구 가공 정밀도나 다이 어태치 장치의 얼라인먼트 성능에 따라 다소 변동할 가능성이 있기 때문에, 적절히 결정하면 된다.
여기서, 본 발명자들이 실시한 실험 결과에 관해 설명한다. 본 발명자들은, 도 3 내지 도 6을 이용하여 설명한 프로세스에 따라 반도체 패키지를 제작하고, 제작한 반도체 패키지에 대해, JEDEC 규격의 레벨2에 준거한 습도 신뢰성 테스트(Moisture Reliability Test)를 진행했다. 또한, 반도체 패키지를 제조할 때, 도 14를 이용하여 설명한 바와 같이, 응력 완화층에 형성된 개구부를 얼라인먼트 마크로 이용했다.
습도 신뢰성 테스트는, 반도체 패키지를 온도 85℃, 습도 60%의 주변환경에서 168시간 방치해 충분히 수분을 포함시킨 후, 최고 온도 260℃의 표준적인 리플로우 조건으로 4회 통과시켜 실시했다. 테스트 후의 평가는, 초음파 영상 장치 (Scanning Acoustic Tomograph: SAT)를 이용하여 실시했다.
도 15는, 한 변이 400㎛ 사이즈의 개구부를 형성한 경우에 있어서의 신뢰성 평가 결과이다. 도 16은, 한 변이 500㎛ 사이즈의 개구부를 형성한 경우에 있어서의 신뢰성 평가 결과이다. 도 17은, 한 변이 600㎛ 사이즈의 개구부를 형성한 경우에 있어서의 신뢰성 평가 결과이다.
도 15 내지 도 17에 도시한 바와 같이, 개구부의 한 변이 500㎛ 및 600㎛의 경우에는 반도체 패키지의 면 내에 문제가 발생했지만, 개구부의 한 변이 400㎛의 경우에는 문제가 발생하지 않았다. 또한, 본 발명자들은 더 가혹한 조건(JEDEC 규격의 레벨1에 준거한 습도 신뢰성 테스트)을 개구부의 한 변이 400㎛인 반도체 패키지에 대해서 실시하고, 추가 실험 결과의 검증을 실시했다.
도 18은, 한 변이 400㎛ 사이즈의 개구부에 있어서의 신뢰성 평가 결과이다. 이 신뢰성 평가에서는, 반도체 패키지를 온도 85℃, 습도 85%의 주변환경에서 168시간 방치해 충분히 수분을 포함시킨 후, 최고 온도 260℃의 표준적인 리플로우 조건으로 3회 통과시켜 실시했다. 테스트 후의 평가는 전술한 초음파 영상 장치를 이용하여 실시했다. 그 결과, 도 18에 나타난 바와 같이, JEDEC 규격의 레벨1에 준거한 습도 신뢰성 테스트의 전후에 있어서 반도체 패키지의 외관에 아무런 변화가 없고, 높은 신뢰성을 확보할 수 있는 것으로 확인되었다.
이러한 결과와 얼라인먼트 마크를 형성할 때의 가공 정밀도(σ=6㎛)를 고려하면, 500㎛±3σ의 범위는 문제가 발생할 우려가 있다고 생각된다. 즉, 개구부의 한 변이 480㎛(또는 직경 480㎛)를 초과하면 응력 완화층의 신뢰성에 영향을 미치는 것이 확인되었다고 말할 수 있다.
이상과 같이, 제6실시형태에 따른 반도체 패키지(600)는, 반도체 디바이스(104)의 근방(예를 들면, 반도체 디바이스(104)의 각부)에, 응력 완화층(102)의 에칭에 의해 형성된 개구부(63)를 갖고, 이 개구부(63)를, 반도체 디바이스(104)를 응력 완화층(120) 상에 배치할 때의 얼라인먼트 마크로 이용함으로써, 정확한 얼라인먼트 작업이 가능하게 되어, 반도체 패키지의 제조 공정의 수율이나 신뢰성 향상을 도모할 수 있다.
또한, 개구부(63)를, 한 변이 적어도 480㎛ 이하의 다각형, 또는 직경 480㎛ 이하의 원형(더욱 바람직하게는 한 변이 적어도 400㎛ 이하의 다각형, 또는 직경 400㎛ 이하 원형)으로 함으로써, 응력 완화층(102)의 막 벗겨짐을 방지할 수 있다. 이로 인해, 제1실시형태에서 제5실시형태까지의 반도체 패키지가 구비되는 이점을 손상시키지 않고, 반도체 패키지의 제조 공정의 수율 향상이나 신뢰성 향상을 도모할 수 있다.
본 발명자들은, 다음의 조건으로 샘플을 제작하여 신뢰성 시험을 실시하여, 봉지체의 벗겨짐 등이 발생하지 않는 것을 확인했다.
(실시예 1)
지지 기판: 금속 기판(탄성률: 193GPa@25℃, 100℃)
응력 완화층: 변성 에폭시계 수지 (탄성률: 580MPa@25℃, 4MPa@100℃)
봉지체: 에폭시계 수지(탄성률: 16GPa@25℃, 14.7GPa@100℃)
(실시예 2)
지지 기판: 금속 기판(탄성률: 193GPa@25℃, 100℃)
응력 완화층: 변성 에폭시계 수지(탄성률: 10MPa@25℃, 0.6MPa@100℃)
봉지체: 에폭시계 수지(탄성률: 1.8GPa@25℃, 1GPa@100℃)
이상과 같이, 동일 온도 조건하에서, 지지 기판의 탄성률을 A, 응력 완화층의 탄성률을 B, 봉지체의 탄성률을 C라고 한 경우, A＞C＞B 또는 C＞A＞B가 성립되도록 각 탄성률의 관계를 조절함으로써, 지지 기판과 봉지체와의 사이에 발생하는 내부 응력을 저감시켜, 신뢰성이 높은 반도체 패키지를 실현할 수 있다.
100: 반도체 패키지
101: 지지 기판
102: 응력 완화층
103: 접착재
104: 반도체 디바이스
105: 제1 봉지체
106: 제1 배선층
107: 제2 봉지체
108: 제2 배선층
109: 제3 봉지체
110: 외부 단자
111: 평탄화층

Claims (17)

  1. 제1 열팽창 계수를 갖는 유기 재료를 포함하는 기판;
    상기 기판의 주면에 제공되는 제1 절연 재료;
    상기 제1 절연 재료 상에 위치하는 반도체 디바이스;
    상기 반도체 디바이스를 덮고 제2 열팽창 계수를 가지며 상기 제1 절연 재료와 다른 제2 절연 재료를 포함하는 봉지체;
    상기 봉지체 내에 있고 상기 반도체 디바이스에 전기적으로 연결된 전기적 상호 연결부; 및
    상기 전기적 상호 연결부에 전기적으로 연결된 외부 단자;를 포함하고, 상기 제2 열팽창 계수는 상기 제1 열팽창 계수와 상이한, 반도체 패키지.
  2. 제1 열팽창 계수를 갖는 제1 유기 재료를 포함하는 기판;
    상기 기판의 주면에 제공되는 제1 절연 재료;
    상기 제1 절연 재료 상에 위치하는 반도체 디바이스;
    상기 반도체 디바이스를 덮고 제2 열팽창 계수를 가지며 상기 제1 절연 재료와 다른 제2 재료를 포함하는 봉지체;
    상기 봉지체 내에 있고 상기 반도체 디바이스의 측면에 인접한 전기적 상호 연결부;
    상기 봉지체 위에 있고 상기 전기적 상호 연결부 및 상기 반도체 디바이스에 전기적으로 연결된 제1 도전층; 및
    상기 전기적 상호 연결부에 전기적으로 연결된 외부 단자;를 포함하고, 상기 제2 열팽창 계수는 상기 제1 열팽창 계수와 상이한, 반도체 패키지.
  3. 제1 열 팽창 계수를 갖는 제1 유기 재료를 포함하는 기판;
    상기 기판 위의 반도체 디바이스;
    상기 기판과 상기 반도체 디바이스 사이의 제1 절연 재료;
    상기 반도체 디바이스를 덮고 제2 열팽창 계수를 가지며 상기 제1 절연 재료와 다른 제2 재료를 포함하는 봉지체;
    상기 봉지체 내에 있고 상기 봉지체의 제1 측면으로부터 상기 봉지체의 제1 측면의 반대편에 있는 상기 봉지체의 제2 측면으로 연장되는 전기적 상호 연결부; 및
    상기 전기적 상호 연결부에 전기적으로 연결된 외부 단자;를 포함하고, 상기 제2 열팽창 계수는 상기 제1 열팽창 계수와 상이한, 반도체 패키지.
  4. 제2항에 있어서,
    상기 봉지체의 하면에 제2 도전층을 더 포함하는, 반도체 패키지.
  5. 제4항에 있어서,
    상기 제2 도전층은 캐패시터, 저항 또는 인덕터 중 적어도 하나를 형성하는, 반도체 패키지.
  6. 제1항 내지 제5항중 어느 한 항에 있어서,
    동일 온도 조건하에서, 상기 기판의 탄성률을 A, 상기 제1 절연 재료의 탄성률을 B, 상기 봉지체의 탄성률을 C라고 할 때, A＞C＞B 또는 C＞A＞B의 관계가 성립하는, 반도체 패키지.
  7. 제5항에 있어서,
    상기 제1 절연 재료의 탄성률은, 실온에서 2GPa 이하, 또한 100℃를 초과하는 온도에서 100MPa 이하인, 반도체 패키지.
  8. 제1항 내지 제3항 중 어느 한 항에 있어서,
    동일 온도 조건하에서, 상기 기판의 선팽창 계수를 a, 상기 제1 절연 재료의 선팽창 계수를 b, 상기 봉지체의 선팽창 계수를 c라고 할 때, a≤c＜b 또는 a≒c＜b의 관계가 성립하는, 반도체 패키지.
  9. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 절연 재료는 한 변의 길이가 480 ㎛ 이하인 다각형 또는 직경 480 ㎛ 이하의 원형 중 적어도 하나를 포함하는 개구부를 포함하는, 반도체 패키지.
  10. 기판의 주면 상에 제1 절연 재료를 제공하는 단계 - 상기 기판은 유기 재료를 포함함 - ;
    상기 제1 절연 재료 상에 반도체 디바이스를 제공하는 단계;
    상기 기판 및 상기 반도체 디바이스 상에 상기 제1 절연 재료와 상이한 재료를 포함하는 봉지체를 증착하는 단계 - 상기 봉지체의 열팽창계수는 상기 기판의 열팽창계수와 상이함 - ;
    상기 반도체 디바이스에 측방향으로 인접한 전기적 상호 연결부를 제공하는 단계;
    상기 전기적 상호 연결부 및 상기 반도체 디바이스에 전기적으로 연결되는 상기 봉지체 상에 제1 도전층을 제공하는 단계; 및
    상기 전기적 상호 연결부에 전기적으로 연결된 외부 단자를 제공하는 단계를 포함하는, 반도체 패키지 제조 방법.
  11. 제10항에 있어서,
    상기 기판 상에 제2 도전층을 제공하는 단계를 더 포함하는, 반도체 패키지 제조 방법.
  12. 제11항에 있어서,
    상기 제2 도전층은 캐패시터, 저항 또는 인덕터 중 적어도 하나를 형성하는, 반도체 패키지 제조 방법.
  13. 제10항 내지 제12항 중 어느 한 항에 있어서,
    동일 온도 조건하에서, 상기 기판의 탄성률을 A, 상기 제1 절연 재료의 탄성률을 B, 상기 봉지체의 탄성률을 C라고 할 때, A＞C＞B 또는 C＞A＞B의 관계가 성립하는, 반도체 패키지 제조 방법.
  14. 제13항에 있어서,
    상기 제1 절연 재료의 탄성률은, 실온에서 2GPa 이하, 또한 100℃를 초과하는 온도에서 100MPa 이하인, 반도체 패키지 제조 방법.
  15. 제10항 내지 제12항 중 어느 한 항에 있어서,
    동일 온도 조건하에서, 상기 기판의 선팽창 계수를 a, 상기 제1 절연 재료의 선팽창 계수를 b, 상기 봉지체의 선팽창 계수를 c라고 할 때, a≤c＜b 또는 a≒c＜b의 관계가 성립하는, 반도체 패키지 제조 방법.
  16. 제10항 내지 제12항 중 어느 한 항에 있어서,
    상기 제1 절연 재료는 개구부를 형성하기 위해 상기 반도체 디바이스 부근에서 에칭되는, 반도체 패키지 제조 방법.
  17. 제16항에 있어서,
    상기 개구부는 얼라인먼트 마크로서 한 변의 길이가 480㎛ 이하인 다각형 또는 직경이 480㎛ 이하인 원형인, 반도체 패키지 제조 방법.






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