JP5167022B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造技術に関し、特に、金属板に形成されたダイパッド部上に半導体チップを搭載し、モールド後に封止体から金属板を剥離することによって製造される薄型半導体パッケージに適用して有効な技術に関するものである。
近年、半導体製品の多用途化に伴い、実装基板(マザーボード)上に搭載される半導体装置のパッケージ形態も多様化しつつある。これらの半導体パッケージ(以下、単にパッケージという)のうち、SON(Small Outline Nonlead Package)やQFN(Quad Flat Non-leaded Package)は、半導体装置と外部機器とを電気的に接続するための外部端子が、主に半導体チップを保護している樹脂封止体の実装面(すなわち下面)に露出しているという特徴がある。そのため、外部端子が樹脂封止体の側面から突出しているSOP(Small Outline Package)やQFP(Quad Flat Package)に比べて実装面積を縮小できるという利点があり、主として携帯電話などの小型情報通信端末用パッケージへの適用が増加しつつある。
上述したSONやQFNは、リードフレームのダイパッド部上に搭載した半導体チップを樹脂封止した後、封止体の外部に露出したリードフレームの不要箇所を切断・除去することによって取得される。しかし、上記リードフレームの切断・除去工程では、外部端子となるリードの一部も同時に切断されるので、封止体の側面にリードの切断バリが生じることになり、この切断バリを除去するための付加的な工程が別途に必要となる。また、リードの切断バリは、リードフレームの切断に使用するブレードの寿命を低下させる一因にもなる。
そこで、リードフレームの切断・除去工程でリードを切断しなくても済むように、特許文献1(特開平03−94460号公報)では、絶縁性を有するベースフィルム上にリードおよび半導体チップを配置してパッケージを製造する技術を開示している。このパッケージを製造するには、まず、ベースフィルム上に金属層を剥離可能に設けた転写フィルムを用意する。次に、この転写フィルムの金属層をエッチングしてリードを形成し、このリードに半導体チップを接続した後、転写フィルムの半導体チップが搭載された一方の面を、半導体チップ、リードを含めて一体的に樹脂封止する。その後、ベースフィルムを樹脂封止体から剥離・除去すると、ベースフィルム上のリードが樹脂封止体側に転写されてパッケージが完成する。
特許文献2(特開2005−228769号公報)は、フィルム状の配線板に実装した半導体チップをトランスファモールドで封止した後、金型のゲート部、ランナ部およびカル部に残った不要な樹脂を除去する工程で配線板に擦り傷がついたり、折り曲げ跡が残ったりすることを防ぐ技術を開示している。この特許文献に記載されたモールド方法は、半導体チップを封止する工程に先立ち、モールド金型のランナ部と重なる領域の配線板に貫通孔を設けておく。そして、樹脂封止後、配線板の実装面側からモールド部の樹脂に荷重をかけると共に、配線板の裏面側から貫通孔内の樹脂に荷重を加え、配線板のモールド部と重なる領域と、ゲート部およびランナ部と重なる領域とのなす角を、あらかじめ定められた角度にする。これにより、配線板に触れることなくゲート部の樹脂およびランナ部の樹脂を配線板から剥がすことが可能になる。
特開平03−94460号公報 特開2005−228769号公報
しかしながら、前記特許文献1に記載されたような転写フィルムを使用して半導体パッケージを製造する方法は、絶縁性ベースフィルムの剛性がリードフレームよりも低いことから、ベースフィルム上のリードと半導体チップとを電気的に接続するワイヤボンディング工程において、リードがキャピラリの荷重で沈み込んだり、リードとワイヤとの接触がキャピラリの超音波振動で不安定になったりするために、リード−ワイヤ間の接続信頼性が低下することが本発明者の検討によって明らかとなった。
その対策として、本発明者は、絶縁性ベースフィルムの代わりに金属基板を用いてパッケージを製造する技術を検討した。この技術の概要は、次の通りである。
まず、ステンレスなどからなる金属板の片面に電鋳(electro forming)加工法でリードとダイパッド部を形成することによって金属基板を作製する。通常、この金属基板には、パッケージ複数個分のリードとダイパッド部が形成される。
次に、上記金属基板のダイパッド部上に半導体チップを搭載し、半導体チップ−リード間をAuワイヤで接続した後、成形金型を用いたトランスファモールド法により、金属基板の片面に形成されたリードおよびダイパッド部と、半導体チップおよびAuワイヤを封止体で気密封止する。具体的には、上記ワイヤボンディング工程が完了した金属基板を成形金型の上型と下型とで挟んで固定した後、加熱溶融した樹脂(封止体材料)を成形金型のキャビティに流し込み、この樹脂に熱を加えることで硬化させて、金属基板の片面に封止体を形成する。
次に、上記封止体が形成された金属基板を成形金型から取り出した後、封止体から金属板を剥離すると、金属板の表面に形成されたリードおよびダイパッド部も同時に剥離して封止体側に転写される。その後、封止体をダイシングテープに貼り付け、ダイシングブレードを使って封止体を切断することによって、多数個のパッケージを取得する。
このように、金属基板を使ってパッケージを製造する上記の方法は、硬い金属板の表面にダイパッド部およびリードを形成するので、ワイヤボンディング工程において、リードがキャピラリの荷重で沈み込んだり、リードとAuワイヤとの接触がキャピラリの超音波振動で不安定になったりすることがない。また、電鋳加工法を用いることにより、リードフレームよりも薄い膜厚のリードおよびダイパッド部を形成することができるので、超薄型のパッケージを実現することができる。
しかしながら、上記のような金属基板を使ってパッケージを製造する場合は、次のような新たな問題が生じることが本発明者の検討によって明らかとなった。
まず、封止体は、成形金型のゲートを通じてキャビティ内に溶融樹脂(溶融樹脂温度=175℃〜180℃)を供給し、その後、溶融樹脂を熱硬化させることによって形成されるが、このとき、成形金型のカル、ランナおよびゲートの内部で硬化した不要な樹脂がキャビティ内の封止体と一体に形成される。そこで、封止体を形成した後は、封止体と一体に形成された上記不要な樹脂を封止体から分離・除去した後、金属基板を次工程(金属板剥離工程)に搬送する。
ここで、不要な樹脂を封止体から分離・除去する作業は、ゲートブレーク装置と呼ばれる樹脂切断装置を使って行われる。ゲートブレーク装置は、水平な上面を有する基板ステージを備えており、この基板ステージの上方には、封止体押さえ板、基板押さえ板および樹脂突き落とし板がそれぞれ上下動可能に設けられている。基板ステージは、樹脂を封止体から分離・除去する際に上面の端部が摩耗するのを抑制したり、上面の平坦性を確保したりする必要があるので、厚い金属板によって構成されている。
不要な樹脂を封止体から分離・除去するには、まず成形金型から取り出した金属基板を基板ステージの上に位置決めし、封止体押さえ板および基板押さえ板をそれぞれ封止体および金属基板に押し付けて基板ステージ上に固定する。次に、樹脂突き落とし板を不要な樹脂に押し付けると、不要な樹脂のうち、成形金型のゲート部分に残った薄い膜厚の樹脂が切断され、不要な樹脂全体が封止体から分離・除去される。
上記ゲートブレーク装置は、装置を設置する場所の小スペース化や、作業の迅速化を図るために、成形金型の近傍に設置される。そのため、成形金型から取り出された金属基板は、高い温度(通常150℃以上)を保ったままゲートブレーク装置の基板ステージ上に位置決めされる。ところが、前述したように、基板ステージは、熱伝導性が高い金属材料で構成されているので、室温と同程度の温度の基板ステージに高温の金属基板が接触すると、封止体および金属基板の熱が基板ステージに急速に伝わり、封止体および金属基板の温度が急激に低下する。その結果、封止体と金属基板の熱膨張係数差に起因して両者の界面に強い熱応力が加わり、封止体に反りが発生する。
冷却過程で発生した封止体の反りは、封止体から金属板を剥離した後も残留する。そのため、次のダイシング工程で封止体をダイシングテープに貼り付けた時に、封止体の一部がダイシングテープから浮いてしまうので、正確な位置での切断が困難となる。また、反りの生じた封止体をダイシングブレードで切断して多数のパッケージを取得すると、パッケージの形状や寸法がばらついてしまう。
成形金型から取り出した後、不要な樹脂を分離・除去するまでの間に封止体に反りが発生するのを防ぐ対策として、ゲートブレーク装置の基板ステージ内に温度調節機構を設け、基板ステージ上に位置決めされた金属基板を徐々に冷却することが考えられる。
しかし、基板ステージ内に温度調節機構を設けることは、ゲートブレーク装置の設備コストの上昇を引き起こし、ひいてはパッケージの製造コストを引き上げることになるので、好ましくない。
なお、前記特許文献2には、上記した課題についての示唆がなく、基板をゲートブレーク装置の基板ステージに接触させた状態でゲート部の樹脂を切断分離することについても記載がない。従って、前記特許文献2の技術に基づいて上記の課題を解決する手段を案出することは困難である。
本発明の目的は、金属板に形成されたダイパッド部上に半導体チップを搭載し、モールド後に封止体から金属板を剥離することによって製造される半導体パッケージにおいて、封止体と金属板との熱膨張係数差に起因する封止体の反りを抑制することのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明による半導体装置の製造方法は
a)金属板と、前記金属板の片面に形成されたリードとからなる金属基板を用意する工程と、
(b)前記リード上に半導体チップを搭載し、前記半導体チップと前記リードとを電気的に接続する工程と、
(c)前記(b)工程の後、前記金属基板を成形金型に装着し、前記成形金型のキャビティ内に溶融した樹脂を流し込み、前記樹脂に熱を加えることによって、前記リード、および前記半導体チップを覆う第1封止体と、前記成形金型のカル、ランナおよびゲートに位置し、前記第1封止体と一体の第2封止体とを形成する工程と、
(d)前記第1および第2封止体が形成された前記金属基板を前記成形金型から取り出した後、前記金属基板の裏面がゲートブレーク装置の基板ステージの上面と接触するように、前記金属基板を前記基板ステージ上に位置決めし、前記金属基板を前記基板ステージに密着させる工程と、
(e)前記(d)工程の後、前記第2封止体に荷重を印加することによって、前記第2封止体を前記第1封止体から分離・除去する工程と、
(f)前記(e)工程の後、前記第1封止体から前記金属板を剥離する工程と、
(g)前記(f)工程の後、前記第1封止体をダイシングすることによって、半導体パッケージを得る工程と、
を含み、
前記(d)工程において、前記第1および第2封止体が形成された前記金属基板を前記成形金型から取り出した後、前記金属基板を前記基板ステージに密着させる工程に先だって、前記金属基板を前記基板ステージと非接触の状態に保ちながら、前記金属基板を室温雰囲気中で徐冷する工程をさらに含み、
前記基板ステージは、複数の支持部材を備えており、前記(d)工程において、前記成形金型から取り出した前記金属基板を前記複数の支持部材で支持することによって、前記金属基板を前記基板ステージと非接触の状態に保つものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
封止体が形成された金属基板を成形金型から取り出した後、金属基板を室温雰囲気中で徐冷することによって、封止体と金属板との熱膨張係数差に起因する封止体の反りを有効に抑制することができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
図1は、本実施の形態の半導体装置であるSON(Small Outline Nonlead Package)の製造に用いる金属基板の平面図、図2は、この金属基板の一部を拡大して示す平面図、図3は、図2のA−A線に沿った断面図である。
金属基板1は、長方形の金属板8の片面にSONの外部接続端子を構成するリード2とチップ搭載用のダイパッド部3とをマトリクス状に複数ユニット形成した構成になっている。すなわち、ダイパッド部(チップ搭載部)3と、このダイパッド部3を支持する吊りリード2aと、このダイパッド部3の周囲に形成された複数のリード(ワイヤ接続部)2を有するデバイス領域1aが、金属基板1の片面(主面、上面)に複数個、行列状に設けられている。金属板8は、一例としてステンレスからなり、その寸法は、短辺×長辺=66mm×144mmである。また、リード2およびダイパッド部3は、電鋳(electro forming)加工によって形成された電着層からなり、金属板8に近い側からAu層、Ni層およびAg層を順次積層した厚さ数十μm程度の複合金属層によって構成されている。
図2は、金属基板1の一部を示す拡大平面図であり、図中の2点鎖線で区画された4個の正方形のそれぞれが1ユニット(SON1個分の領域)を示している。ここで、1ユニットの寸法は、一例として縦×横=1.6mm×1.6mmである。従って、短辺×長辺=66mm×144mmの金属基板1からは、2000個以上のSONが取得されるが、図1は、リード2およびダイパッド部3を見易くするために、各ユニットの面積を実際の面積よりも大きく示している。
上記金属基板1を作製するには、まず、離型処理を施した金属板8の両面にレジストフィルムを貼り付けた後、金属板8の片面のレジストフィルムを露光・現像し、リード2およびダイパッド部3を形成する領域の金属板8を露出させる。次に、金属イオンを含んだ電解質溶液中に金属板8を浸漬して通電し、露出した金属板8の表面にAu層、Ni層およびAg層を順次析出させる。その後、金属板8の両面のレジストフィルムを取り除くことにより、図1〜図3に示す金属基板1を得る。
上記リード2およびダイパッド部3が形成された金属基板1を使ってSONを製造するには、まず、図4(金属基板1の一部拡大平面図)および図5(金属基板1の一部拡大断面図)に示すように、ダイパッド部3上に接着剤(図示せず)を使って半導体チップ4を搭載する。このとき、半導体チップ4は、その主面(回路形成面)を上に向けた状態でダイパッド部3上に搭載される。図4に示すように、半導体チップ4の主面には、例えば4個の端子(ボンディングパッド5)が形成されており、ダイパッド部3の近傍の金属基板1には、これらのボンディングパッド5に対応する4個のリード2が形成されている。
次に、図6および図7に示すように、熱と超音波を用いたボールボンディング法によって、半導体チップ4のボンディングパッド5と金属基板1のリード2をAuワイヤ6で電気的に接続する。半導体チップ4が搭載されたダイパッド部3およびリード2は、硬い金属板8の表面に形成されているので、このワイヤボンディング工程において、リード2やボンディングパッド5がキャピラリの荷重で沈み込んだり、リード2やボンディングパッド5とAuワイヤ6との接触がキャピラリの超音波振動で不安定になったりすることはない。
次に、図8に示すように、成形金型(図示せず)を用いたトランスファモールド法により、金属基板1の片面のリード2、ダイパッド部3、半導体チップ4およびAuワイヤ6を封止体(第1封止体)7で気密封止する。具体的には、上記ワイヤボンディング工程が完了した金属基板1を、金属基板1上に搭載された半導体チップ4及びAuワイヤ6が成形金型の一方の面に形成されたキャビティ(凹部)の内部に位置するように、成形金型の上型と下型とで挟んで固定した後、加熱溶融した樹脂(封止体材料)を成形金型のカルからランナ、次いでランナからゲートを通じてこのキャビティの内部に流し込み、金属基板1の片面の全ユニットを封止体(第1封止体)7で一括封止する。この封止体7は、一例としてシリコンフィラーを80%〜90%程度含有した熱硬化性エポキシ樹脂からなり、その硬化温度は、175℃〜180℃である。キャビティの内部に供給された樹脂は、更に成形金型に熱を加えることで硬化される。なお、本実施の形態では、図8に示すように、複数の半導体チップ4(複数のデバイス領域1a)を一回の封止工程により、一括封止しているため、様々な種類(外形寸法)の半導体装置の製造に対し、少ない数(1つ)の成形金型で対応することが可能となる。
図9(a)は、成形金型のキャビティ内で硬化した封止体7を示す平面図、図9(b)は、図9(a)のB−B線に沿った断面図、図10は、キャビティ内で硬化した封止体7を斜め上方から見た斜視図である。ここで、図中の符号7aは、加熱溶融した樹脂を成形金型のキャビティに流し込んだ際に、カル、ランナおよびゲートの内部で硬化した不要な樹脂(第2封止体)を示している。この樹脂7aは、キャビティ内の封止体7と一体に形成されているので、金属基板1を成形金型から取り出した後、以下のような方法で封止体7から分離・除去する。
図11は、不要な樹脂7aを封止体7から分離・除去するゲートブレーク装置の概略図である。ゲートブレーク装置10は、水平な上面を有する基板ステージ11を備えており、この基板ステージ11の上方には、封止体押さえ板12、基板押さえ板13および樹脂突き落とし板14がそれぞれ上下動可能に設けられている。基板ステージ11は、樹脂7aを封止体7から分離・除去する際に上面の端部が摩耗するのを抑制したり、上面の平坦性を確保したりする必要があるので、厚い金属板によって構成されている。
封止体押さえ板12は、封止体7の上面全体に上方から均等な力を印加することができるよう、封止体7とほぼ同じ面積で、かつ平坦な底面を有している。また、この封止体押さえ板12の底面は、封止体7の上面と接触したときに高温の封止体7が急冷するのを防ぐため、例えば樹脂のような熱伝導率が低い材料によって構成されている。
上記基板ステージ11の側面の複数箇所(例えば4箇所)には、金属基板1を水平に支持する支持部材15が取り付けられている。これらの支持部材15は、例えば弾性部材で構成されている(以下、弾性支持部材と称する)。これらの弾性支持部材15は、上方から大きな荷重を印加したときに下方に収縮し、この荷重を取り除くと上方に伸張して元の位置に復元する板バネで構成されており、それぞれの上端部は、金属基板1の裏面と点接触するような小さい面積となっている。また、弾性支持部材15は、荷重が印加されていない状態では、それぞれの上端部が基板ステージ11の上面よりも上方に位置するように取り付けられている。なお、弾性支持部材15は板バネに限定されるものではなく、例えばコイル状の押しバネ、トーションバネ、ゴム状弾性体など、荷重を印加したときに収縮し、この荷重を取り除くと伸張して元の位置に復元する特性を持った各種の弾性部材を使用することができる。
封止体7と一体に成形された樹脂7aを封止体7から分離・除去するには、まず、金属基板1を成形金型から取り出し、図12に示すように、ゲートブレーク装置10の基板ステージ11の中央に位置決めする。このとき、金属基板1は、封止体7が形成された面を上に向けた状態で基板ステージ11の上面に搭載される。前述したように、基板ステージ11には、上端部が基板ステージ11の上面よりも上方に位置する弾性支持部材15が取り付けられているため、金属基板1は、弾性支持部材15によって基板ステージ11の上面と非接触の状態で水平に支持される。そして、基板ステージ11と非接触の状態を保ったまま、金属基板1を所定の時間、室温雰囲気中に放置する。このようにすると、成形金型から取り出された高温の金属基板1と封止体7は、室温の大気に晒されて徐々に冷却する。
金属基板1を弾性支持部材15で支持する際には、金属基板1と弾性支持部材15との位置関係にも配慮する必要がある。図13(a)〜(c)は、室温雰囲気中で徐冷中の金属基板1と封止体7を金属基板1の長辺と平行な方向から見た側面図である。例えば図13(a)に示すように、弾性支持部材15の位置が金属基板1の短辺に近づき過ぎている場合は、封止体7および金属基板1の自重によって、金属基板1の中央部が短辺側よりも沈み込むので、冷却過程において封止体7に反りが発生する。他方、図13(b)に示すように、弾性支持部材15の位置が金属基板1の中央部に近づき過ぎている場合は、金属基板1の短辺側が中央部よりも沈み込むので、封止体7には、冷却過程において、図13(a)と反対方向の反りが発生する。従って、金属基板1を弾性支持部材15で支持する際には、図13(c)に示すように、封止体7および金属基板1の自重が金属基板1の中央部と短辺側とでほぼ均等に掛かるように、弾性支持部材15の取り付け位置をあらかじめ調整しておくことが望ましい。すなわち、平面形状が、一対の長辺および一対の短辺を有する長方形からなる金属基板1のそれぞれの長辺において、中央部と端部との間に弾性支持部材15を位置させることが好ましい。
次に、上記の徐冷工程によって封止体7および金属基板1の温度がある程度低下した後、図14および図15に示すように、封止体押さえ板12を下降させ、封止体7の上面に上方から下向きの荷重を印加する。このとき、封止体7の上面に印加する荷重は、弾性支持部材15のバネ力よりも大きいものとする。これにより、弾性支持部材15が下方に収縮し、金属基板1の下面全体が基板ステージ11の上面に密着(接触)する。
前述したように、基板ステージ11は、熱伝導性が高い金属材料で構成されているので、室温と同程度の温度の基板ステージ11に金属基板1が密着すると、封止体7および金属基板1の熱が基板ステージ11に急速に伝わり、封止体7および金属基板1の温度が急激に低下する。しかし、本実施の形態では、金属基板1を基板ステージ11に密着させる工程に先立って、所定の時間、封止体7および金属基板1を基板ステージ11と非接触の状態を保ちながら徐冷するので、金属基板1が基板ステージ11に密着した時には、封止体7および金属基板1の温度は、ある程度低下している。従って、基板ステージ11との接触によって封止体7および金属基板1の温度がさらに低下しても、基板ステージ11と金属基板1とを接触させる前の温度と、接触させた後との温度の差を小さくできるため、この冷却過程で封止体7に加わる熱応力も小さくなり、封止体7の反りを最小限に抑制することができる。
図16は、成形金型から取り出した封止体7の温度の経時変化を観測した結果を示すグラフである。ここで、封止体7を構成する熱硬化性エポキシ樹脂の硬化温度は、175℃とした。
グラフ内の符号Aは、成形金型から取り出した直後の封止体7の温度を示している。また、符号Bは、基板ステージ11と非接触の状態で金属基板1を弾性支持部材15上に置いたとき、すなわち徐冷開始時の封止体7の温度を示している。金属基板1を成形金型から取り出してから、弾性支持部材15上に置くまでの時間を10秒とした場合、金属基板1を弾性支持部材15上に置いたときの封止体7の温度(B)は、155℃であった。
符号Cは、封止体押さえ板12を使って封止体7の上面に荷重を加え、金属基板1を基板ステージ11に密着させたときの封止体7の温度を示している。金属基板1を弾性支持部材15上に置いてから、基板ステージ11に密着させるまでの徐冷時間を10秒とした場合、金属基板1を基板ステージ11に密着させたときの封止体7の温度(C)は、135℃であった。その後、封止体7および金属基板1の熱が基板ステージ11に急速に伝わったため、封止体7(および金属基板1)の温度が急激に低下したが、封止体7の反りは、実用上問題にならない程度であった。
図17は、比較例であり、成形金型から取り出した金属基板1を基板ステージ11上に直接置いたときの封止体7の温度の経時変化を示している。ここで、封止体7を構成する熱硬化性エポキシ樹脂の硬化温度は、175℃とした。
グラフ内の符号Aは、成形金型から取り出した直後の封止体7の温度、符号Cは、金属基板1を基板ステージ11上に置いたときの封止体7の温度をそれぞれ示している。金属基板1を成形金型から取り出してから、基板ステージ11上に置くまでの時間を10秒とした場合、金属基板1を基板ステージ11に置いたときの封止体7の温度(C)は、155℃であった。しかし、その後、封止体7および金属基板1の熱が基板ステージ11に急速に伝わったため、封止体7(および金属基板1)の温度が急激に低下した結果、封止体7の反りが無視できない程度まで顕在化した。
このように、成形金型から取り出した金属基板1を基板ステージ11上に置く工程に先立ち、金属基板1および封止体7を室温雰囲気中で徐冷することにより、冷却過程で封止体7に加わる熱応力を小さくすることができた結果、封止体7の反りを最小限に抑制することができた。
基板ステージ11と非接触の状態を保ったまま、金属基板1および封止体7を徐冷する場合、徐冷時間を長くする程、冷却過程で封止体7に加わる熱応力が小さくなる。しかし、徐冷時間を長くすると、SONの製造時間が長くなり、製造コストが上昇するので、徐冷時間は最小限に止める必要がある。本発明者らの実験によれば、金属基板1を成形金型から取り出してから、弾性支持部材15上に置くまでの時間を10秒とした場合、徐冷時間を少なくとも10秒以上とすることによって、封止体7の反りを実用上問題にならない程度まで抑制することができた。一方、徐冷時間が10秒を下回ると、封止体7の反りが無視できない程度まで顕在化した。
本実施の形態によれば、ゲートブレーク装置10の基板ステージ11に弾性支持部材15を取り付けるだけで上記の徐冷工程を実施することができる。また、徐冷工程を追加したことによる製造時間の増加は10秒である。従って、本実施の形態によれば、SONの製造コストの上昇を最小限に抑えながら、封止体7の反りを抑制することができる。
なお、本実施の形態では、金属基板1および封止体7の好ましい徐冷時間を10秒(金属基板1を成形金型から取り出してから、弾性支持部材15上に置くまでの時間を含めると20秒)としたが、徐冷時間は、封止体7を構成する熱硬化性エポキシ樹脂の硬化温度、金属基板1を成形金型から取り出してから弾性支持部材15上に置くまでの時間、室温などによっても変化する。従って、金属基板1および封止体7の好ましい徐冷時間を10秒(金属基板1を成形金型から取り出してから、弾性支持部材15上に置くまでの時間を含めると20秒)であるとした上記の実験結果は、本発明を限定するものではない。
次に、図18および図19に示すように、基板押さえ板13を下降させることによって、金属基板1を基板ステージ11の上面に押し付け、樹脂7aを封止体7から分離する際の衝撃によって金属基板1がずれないように基板押さえ板13で固定する。
次に、図20に示すように、樹脂突き落とし板14を下降させることによって、樹脂7aの上面に下向きの強い荷重を加える。このようにすると、成形金型のゲート部分に残った薄い樹脂7aが切断され、封止体7から樹脂7aが分離・除去される。図21は、不要な樹脂7aが分離・除去された封止体7および金属基板1を示す斜視図である。
次に、図22に示すように、金属板8を封止体7から剥離する。このようにすると、金属板8の表面に形成されたリード2およびダイパッド部3も同時に剥離し、封止体7側に転写される。
次に、図23に示すように、封止体7をダイシングテープ17に貼り付けた後、ダイシングブレード18を使い、前記図2の2点鎖線に沿って封止体7を切断することにより、封止体7から多数のSON20を個片化する。
図24は、封止体7から個片化されたSON20を示す断面図である。本実施の形態によれば、成形金型から取り出した後の冷却過程における封止体7の反りを抑制することができるので、1個の封止体7から形状および外形寸法が揃った多数のSON20を歩留まり良く取得することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
前記実施の形態では、SONの製造に適用した場合について説明したが、これに限定されるものではなく、一般に、金属板に形成されたダイパッド部上に半導体チップを搭載し、モールド後に封止体から金属板を剥離することによって製造される薄型半導体パッケージの製造に広く適用することができる。
本発明は、金属基板を用いた半導体パッケージの製造に適用することができる。
本発明の一実施の形態である半導体装置の製造に用いる金属基板の平面図である。 図1に示す金属基板の一部を拡大して示す平面図である。 図2のA−A線に沿った断面図である。 本発明の一実施の形態である半導体装置の製造方法を示す金属基板の一部拡大平面図である。 本発明の一実施の形態である半導体装置の製造方法を示す金属基板の一部拡大断面図である。 図4および図5に続く半導体装置の製造方法を示す金属基板の一部拡大平面図である。 図4および図5に続く半導体装置の製造方法を示す金属基板の一部拡大断面図である。 図6および図7に続く半導体装置の製造方法を示す金属基板の一部拡大断面図である。 (a)は成形金型のキャビティ内で硬化した封止体を示す平面図、(b)は(a)のB−B線に沿った断面図である。 キャビティ内で硬化した封止体を斜め上方から見た斜視図である。 本発明の一実施の形態である半導体装置の製造に用いるゲートブレーク装置の概略図である。 図11に示すゲートブレーク装置を用いた樹脂の分離・除去工程を示す概略図である。 (a)〜(c)は、室温雰囲気中で徐冷中の金属基板と封止体を金属基板の長辺と平行な方向から見た側面図である。 図12に続く樹脂の分離・除去工程を示す概略図である。 図12に続く樹脂の分離・除去工程を示す斜視図である。 本発明の一実施の形態において、成形金型から取り出した封止体の温度の経時変化を観測した結果を示すグラフである。 比較例において、成形金型から取り出した封止体の温度の経時変化を観測した結果を示すグラフである。 図14および図15に続く樹脂の分離・除去工程を示す概略図である。 図14および図15に続く樹脂の分離・除去工程を示す斜視図である。 図18および図19に続く樹脂の分離・除去工程を示す概略図である。 不要な樹脂が分離・除去された封止体および金属基板を示す斜視図である。 封止体から金属板を剥離する工程を示す斜視図である。 封止体を切断して半導体装置を個片化する工程を示す断面図である。 本発明の一実施の形態である半導体装置を示す断面図である。
符号の説明
1 金属基板
1a デバイス領域
2 リード
2a 吊りリード
3 ダイパッド部
4 半導体チップ
5 ボンディングパッド
6 Auワイヤ
7 封止体
7a 樹脂
8 金属板
10 ゲートブレーク装置
11 基板ステージ
12 封止体押さえ板
13 基板押さえ板
14 樹脂突き落とし板
15 弾性支持部材
17 ダイシングテープ
18 ダイシングブレード
20 SON

Claims (6)

  1. (a)金属板と、前記金属板の片面に形成されたリードとからなる金属基板を用意する工程と、
    (b)前記リード上に半導体チップを搭載し、前記半導体チップと前記リードとを電気的に接続する工程と、
    (c)前記(b)工程の後、前記金属基板を成形金型に装着し、前記成形金型のキャビティ内に溶融した樹脂を流し込み、前記樹脂に熱を加えることによって、前記リード、および前記半導体チップを覆う第1封止体と、前記成形金型のカル、ランナおよびゲートに位置し、前記第1封止体と一体の第2封止体とを形成する工程と、
    (d)前記第1および第2封止体が形成された前記金属基板を前記成形金型から取り出した後、前記金属基板の裏面がゲートブレーク装置の基板ステージの上面と接触するように、前記金属基板を前記基板ステージ上に位置決めし、前記金属基板を前記基板ステージに密着させる工程と、
    (e)前記(d)工程の後、前記第2封止体に荷重を印加することによって、前記第2封止体を前記第1封止体から分離・除去する工程と、
    (f)前記(e)工程の後、前記第1封止体から前記金属板を剥離する工程と、
    (g)前記(f)工程の後、前記第1封止体をダイシングすることによって、半導体パッケージを得る工程と、
    を含む半導体装置の製造方法であって、
    前記(d)工程において、前記第1および第2封止体が形成された前記金属基板を前記成形金型から取り出した後、前記金属基板を前記基板ステージに密着させる工程に先だって、前記金属基板を前記基板ステージと非接触の状態に保ちながら、前記金属基板を室温雰囲気中で徐冷する工程をさらに含み、
    前記基板ステージは、複数の支持部材を備えており、前記(d)工程において、前記成形金型から取り出した前記金属基板を前記複数の支持部材で支持することによって、前記金属基板を前記基板ステージと非接触の状態に保つことを特徴とする半導体装置の製造方法。
  2. 前記基板ステージは、金属からなることを特徴とする請求項記載の半導体装置の製造方法。
  3. 前記支持部材は、板バネ、コイル状の押しバネ、トーションバネ、またはゴム状弾性体で構成されていることを特徴とする請求項記載の半導体装置の製造方法。
  4. 前記(d)工程において、前記金属基板を前記成形金型から取り出してから、前記金属基板の徐冷が完了するまでの時間は、20秒以上であることを特徴とする請求項記載の半導体装置の製造方法。
  5. 前記リードは、電鋳加工法によって前記金属板の片面に形成された電着層からなることを特徴とする請求項記載の半導体装置の製造方法。
  6. 前記金属板は、ステンレスからなることを特徴とする請求項記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
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JPS62124747A (ja) * 1985-11-25 1987-06-06 Sharp Corp 自動モ−ルド装置に於けるカルブレイク方法
JP2000299329A (ja) * 1999-04-12 2000-10-24 Mitsubishi Electric Corp 樹脂パッケージ型半導体装置の製造装置及び製造方法
JP4106844B2 (ja) * 2000-02-22 2008-06-25 沖電気工業株式会社 樹脂封止半導体装置のリード部のゲートブレーク方法
JP2002016181A (ja) * 2000-04-25 2002-01-18 Torex Semiconductor Ltd 半導体装置、その製造方法、及び電着フレーム
JP2004214265A (ja) * 2002-12-27 2004-07-29 Kyushu Hitachi Maxell Ltd 半導体装置および半導体装置の製造方法
JP2006269486A (ja) * 2005-03-22 2006-10-05 Renesas Technology Corp 半導体装置の製造方法
JP2006351835A (ja) * 2005-06-16 2006-12-28 Aoi Electronics Co Ltd 半導体装置および半導体装置の製造方法

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