TW201916268A - 可撓性晶片封裝 - Google Patents

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馮捷威
邱世冠
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Abstract

一種可撓性晶片封裝，其包括：第一可撓性基板；第一重佈線層，配置於所述第一可撓性基板上；第二可撓性基板；第二重佈線層，配置於所述第二可撓性基板上；半導體晶片，配置於所述第一重佈線層與所述第二重佈線層之間，其中所述半導體晶片電性連接至所述第一重佈線層及所述第二重佈線層至少其中一者；以及第一接合層，配置於所述第一重佈線層與所述第二重佈線層之間並且包覆所述半導體晶片，其中所述第一接合層、所述第一重佈線層及所述第二重佈線層位於所述第一可撓性基板與所述第二可撓性基板之間。

Description

可撓性晶片封裝
本發明是有關於一種晶片封裝，且特別是有關於一種可撓性晶片封裝。
隨著科技的進步，電子產品無不朝向輕量化與微型化的趨勢發展。以智慧型穿戴式電子裝置方面的應用為例，若所使用的多晶片封裝或系統級封裝具備可撓曲特性及/或耐衝擊特性將可確保封裝結構的可靠度，進而提升智慧型穿戴式電子裝置的使用壽命。據此，如何製造出可兼顧可靠度、可撓曲特性及耐衝擊特性的封裝結構，實為目前業界研發的重點。
本發明的實施例提供一種使用可撓性基板以對半導體晶片進行封裝的可撓性晶片封裝。
依據本發明的一實施例，可撓性晶片封裝包括：第一可撓性基板；第一重佈線層，配置於所述第一可撓性基板上；第二可撓性基板；第二重佈線層，配置於所述第二可撓性基板上；半導體晶片，配置於所述第一重佈線層與所述第二重佈線層之間，其中所述半導體晶片電性連接至所述第一重佈線層及所述第二重佈線層至少其中一者；以及第一接合層，配置於所述第一重佈線層與所述第二重佈線層之間並且包覆所述半導體晶片，其中所述第一接合層、所述第一重佈線層及所述第二重佈線層位於所述第一可撓性基板與所述第二可撓性基板之間。
依據本發明的另一實施例，可撓性晶片封裝包括：第一可撓性基板；重佈線層，配置於所述第一可撓性基板上；第二可撓性基板；應力調整層，配置於所述第二可撓性基板上；半導體晶片，配置於所述重佈線層與所述應力調整層之間並且電性連接至所述重佈線層；以及接合層，配置於所述重佈線層與所述應力調整層之間並且包覆所述半導體晶片，其中所述接合層、所述重佈線層及所述應力調整層位於所述第一可撓性基板與所述第二可撓性基板之間。
依據本發明的其他實施例，可撓性晶片封裝包括：第一可撓性基板；第一重佈線層，配置於所述第一可撓性基板上；第二可撓性基板；第二重佈線層，配置於所述第二可撓性基板上；半導體晶片，嵌於所述第一可撓性基板及所述第二可撓性基板至少其中一者內，其中所述半導體晶片電性連接至所述第一重佈線層及所述第二重佈線層至少其中一者；以及異方性接合層，配置於所述第一重佈線層與所述第二重佈線層之間，其中所述異方性接合層、所述第一重佈線層及所述第二重佈線層位於所述第一可撓性基板與所述第二可撓性基板之間。
依據本發明的其他實施例，可撓性晶片封裝包括：第一可撓性基板；第一重佈線層，配置於所述第一可撓性基板上；第二可撓性基板；第二重佈線層，配置於所述第二可撓性基板上；半導體晶片，配置於所述第一可撓性基板及所述第二可撓性基板至少其中一者上，其中所述半導體晶片透過貫穿所述第一可撓性基板及所述第二可撓性基板至少其中一者的導電材料而電性連接至所述第一重佈線層及所述第二重佈線層至少其中一者；以及異方性接合層，配置於所述第一重佈線層與所述第二重佈線層之間，其中所述異方性接合層、所述第一重佈線層及所述第二重佈線層位於所述第一可撓性基板與所述第二可撓性基板之間。
為讓本發明能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
本說明書以下的揭露內容提供不同的實施例或範例，以實施本發明各種不同實施例的不同特徵。而本說明書以下的揭露內容是敘述各個構件及其排列方式的特定範例，以求簡化說明。當然，這些特定的範例並非用以限定本發明。另外，本發明的說明中不同範例可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構的關係。再者，若是本說明書以下的揭露內容敘述了將第一特徵形成於第二特徵之上或上方，即表示其包含了所形成的上述第一特徵與上述第二特徵是直接接觸的實施例，亦包含了尚可將附加的特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與上述第二特徵可能未直接接觸的實施例。所繪圖式中的元件尺寸係為說明方便而繪製，並非代表其實際之元件尺寸比例。
圖1是依照本發明之第一實施例的一種可撓性晶片封裝的示意圖。請參照圖1，本實施例的可撓性晶片封裝100A包括第一可撓性基板110、第一重佈線層120、第二可撓性基板130、第二重佈線層140、半導體晶片150以及第一接合層160。第一重佈線層120配置於第一可撓性基板110上，第二重佈線層140配置於第二可撓性基板130上，半導體晶片150配置於第一重佈線層120與第二重佈線層140之間，且半導體晶片150電性連接至第一重佈線層120及第二重佈線層140至少其中一者。第一接合層160配置於第一重佈線層120與第二重佈線層140之間並且包覆半導體晶片150。第一接合層160、第一重佈線層120及第二重佈線層140位於第一可撓性基板110與第二可撓性基板130之間。
第一可撓性基板110可為高分子基板、薄玻璃基板、薄金屬基板等具有一定可撓曲特性的基板，其楊氏係數例如介於0.001GPa至20GPa之間。舉例而言，第一可撓性基板110之材質可包括聚醯亞胺(polyimide，PI)、聚苯并噁唑纖維(polybenzoxazole，PBO)、雙-苯環丁烷(bis-benzocyclobuten，BCB)等。類似地，第二可撓性基板130可為高分子基板、薄玻璃基板、薄金屬基板等具有一定可撓曲特性的基板，其楊氏係數例如介於0.001GPa至20GPa之間。舉例而言，第二可撓性基板130之材質可包括聚醯亞胺(polyimide，PI)、聚苯并噁唑纖維(polybenzoxazole，PBO)、雙-苯環丁烷(bis-benzocyclobuten，BCB)等。在一些實施例中，第一可撓性基板110及/或第二可撓性基板130可包括阻障層（未繪示）以阻擋水氣、氧氣等滲入封裝體中，亦或第一可撓性基板110及/或第二可撓性基板130本身即為具有阻水、氧功能的基板。
如圖1所示，第一重佈線層120配置於第一可撓性基板110的內表面（即上表面）上，第二重佈線層140配置於第二可撓性基板130的內表面（即下表面）上，而第一可撓性基板110的內表面（即上表面）面對第二可撓性基板130的內表面（即下表面）。在一些實施例中，第一重佈線層120可藉由微影/蝕刻製程或其他適合的增層製程（build-up process）而製作於第一可撓性基板110的內表面上，同樣地，第二重佈線層140可藉由微影/蝕刻製程或其他適合的增層製程而製作於第二可撓性基板130的內表面上。此處，第一重佈線層120與第二重佈線層140中的線路層數可依據實際設計需求而適當地更動，本揭露不以圖式中所繪示者為限。
在一些實施例中，配置於第一重佈線層120與第二重佈線層140之間的半導體晶片150可與第二重佈線層140接觸並且電性連接至第二重佈線層140，且半導體晶片150與第一重佈線層120之間可藉由第一接合層160而彼此間隔。在此情況下，與半導體晶片150接觸的第二重佈線層140可具有排列間距較小的佈線以與半導體晶片150上的接墊相對應，而與半導體晶片150相間隔的第一重佈線層120可具有排列間距較大的佈線。在其他實施例中，未繪示於圖中，配置於第一重佈線層120與第二重佈線層140之間的半導體晶片150可與第一重佈線層120接觸並且電性連接至第一重佈線層120，且半導體晶片150與第二重佈線層140之間可藉由第一接合層160而彼此間隔。在此情況下，與半導體晶片150接觸的第一重佈線層120可具有排列間距較小的佈線以與半導體晶片150上的接墊相對應，而與半導體晶片150相間隔的第二重佈線層140則可具有排列間距較大的佈線。
如圖1所示，第一重佈線層120與第二重佈線層140藉由第一接合層160而彼此接合，且第一接合層160包覆住半導體晶片150，以使半導體晶片150能夠被固定於第一重佈線層120與第二重佈線層140之間。舉例而言，半導體晶片150可為中央處理器晶片（CPU chip）、射頻晶片（RF chip）、系統級晶片（System On Chip，SOC）等。
在一些實施例中，第一接合層160的材質例如為壓克力樹脂、環氧樹脂或其他的可撓性接合材料，且第一接合層160的楊氏係數例如介於0.001GPa至20GPa之間。在其他實施例中，第一接合層160的材質例如為壓克力樹脂、環氧樹脂或其他的可撓性接合材料，且第一接合層160楊氏係數例如介於0.01GPa至20GPa之間。在另一實施例中，第一接合層160的材質例如為壓克力樹脂、環氧樹脂或其他的可撓性接合材料，且第一接合層160楊氏係數例如介於0.1GPa至20GPa之間。
在一些實施例中，除了半導體晶片150之外，第一接合層160可進一步包覆配置於第一重佈線層120與第二重佈線層140之間的至少一個第一元件D11（圖中繪示出3個）。如圖1所示，第一元件D11與第一重佈線層120接觸並且電性連接至第一重佈線層120，且第一元件D11與第二重佈線層140之間可藉由第一接合層160而彼此間隔。在其他實施例中，未繪示於圖中，第一元件D11可與第二重佈線層140接觸並且電性連接至第二重佈線層140，且第一元件D11與第一重佈線層120之間可藉由第一接合層160而彼此間隔。在一些實施例中，第一元件D11包括感測器、被動元件（例如，電阻器、電容器、電感器等）、靜電放電防護元件(例如，電晶體、二極體等)、電池、天線、連接器或前述元件之組合。舉例而言，第一元件D11可包括多個相同或不同型態的感測器、多個相同或不同型態的被動元件、感測器與被動元件之組合或其他組合。
如圖1所示，本實施例的可撓性晶片封裝100A可進一步包括被第一接合層160所包覆的多個導電材料CM，其中導電材料CM分別貫穿第一接合層160以電性連接至第一重佈線層120與第二重佈線層140。舉例而言，半導體晶片150可藉由第二重佈線層140以及導電材料CM而電性連接至第一重佈線層120，而第一元件D11可藉由第一重佈線層120以及導電材料CM而電性連接至第二重佈線層140。在一些實施例中，半導體晶片150與第一元件D11之間可藉由第二重佈線層140、導電材料CM及第一重佈線層120而彼此電性連接。舉例而言，前述之導電材料CM可為錫球、銅柱、異方性導電膠(Anisotropic Conductive Paste；ACP) 或其他一種或多種導電材料之組合。
如圖1所示，為了進一步增進可撓性晶片封裝100A之可靠度，本實施例的可撓性晶片封裝100A可進一步包括側向阻障元件SB，其中側向阻障元件SW位於第一重佈線層120與第二重佈線層140之間，而側向阻障元件SW可嵌於第一接合層160中以環繞半導體晶片150。舉例而言，側向阻障元件SB的數量可為一個或多個，而側向阻障元件SB可具有環繞半導體晶片150的連續圖案或具有環繞半導體晶片150的不連續圖案。然而，在其他實施例中，側向阻障元件SB垂直於第一可撓性基板110的截面例如是三角形、梯形、矩形、多邊形、圓形、橢圓形或為具有其他形狀之圖案，本揭露不限於此。
如圖1所示，本實施例的可撓性晶片封裝100A可進一步包括第一覆蓋層170及/或第二覆蓋層180，其中第一覆蓋層170配置於第一可撓性基板110上，第一覆蓋層170及第一重佈線層120分別位於第一可撓性基板110的兩對側，而第二覆蓋層180配置於第二可撓性基板130上，且第二覆蓋層180及第二重佈線層140分別位於第二可撓性基板130的兩對側。在本實施例中，第一覆蓋層170與第二覆蓋層180例如為具備可撓曲特性的耐衝擊及/或抗刮材料層，第一覆蓋層170覆蓋於第一可撓性基板110的外表面（即下表面）上，而第二覆蓋層180覆蓋於第二可撓性基板130的外表面（即上表面）上。第一覆蓋層170與第二覆蓋層180可為單層或多層複合結構，多層複合結構例如包括抗衝擊結構以及抗刮結構，第一覆蓋層170的抗衝擊結構可設置於第一可撓性基板110與抗刮結構之間，而第二覆蓋層180的抗衝擊結構可設置於第二可撓性基板130與抗刮結構之間。此外，第一覆蓋層170與第二覆蓋層180可為相同結構亦可為不同結構。
圖2至圖10是依照本發明之第一實施例的其他型態的可撓性晶片封裝的示意圖。請參照圖2，可撓性晶片封裝100B與可撓性晶片封裝100A類似，故以下僅針對結構差異處進行詳細的描述。如圖2所示，可撓性晶片封裝100B可進一步包括至少一個第二元件D2以及第二接合層190，其中第二元件D2配置於第二覆蓋層180與第二可撓性基板130之間，而第二接合層190配置於第二覆蓋層180與第二可撓性基板130之間以包覆第二元件D2，且第二元件D2與第二覆蓋層180之間可藉由第二接合層190而彼此間隔。此外，第二元件D2與導電材料132以及第二可撓性基板130接觸，且第二元件D2可藉由貫穿第二可撓性基板130的導電材料132而電性連接至第二重佈線層140。
第二元件D2包括感測器、被動元件（例如，電阻器、電容器、電感器等）、靜電放電防護元件(例如，電晶體、二極體等)、電池、天線、連接器或前述元件之組合。舉例而言，第二元件D2可包括多個相同或不同型態的感測器、多個相同或不同型態的被動元件、感測器與被動元件之組合或其他組合。
第二接合層190的材質例如為壓克力樹脂、環氧樹脂或其他的可撓性接合材料，且第二接合層190的楊氏係數例如介於0.001GPa至20GPa之間。在其他實施例中，第二接合層190的材質例如為壓克力樹脂、環氧樹脂或其他的可撓性接合材料，且第二接合層190楊氏係數例如介於0.01GPa至20GPa之間。在另一實施例中，第二接合層190的材質例如為壓克力樹脂、環氧樹脂或其他的可撓性接合材料，且第二接合層190楊氏係數例如介於0.1GPa至20GPa之間。
如圖2所示，配置於第一重佈線層120與第二重佈線層140之間的半導體晶片150可與第一重佈線層120接觸並且電性連接至第一重佈線層120，且半導體晶片150與第二重佈線層140之間可藉由第一接合層160而彼此間隔。在此情況下，與半導體晶片150接觸的第一重佈線層120可具有排列間距較小的佈線以與半導體晶片150上的接墊相對應，而與半導體晶片150相間隔的第二重佈線層140則可具有排列間距較大的佈線。此外，半導體晶片150與第二元件D2之間可藉由第一重佈線層120、導電材料CM、第二重佈線層140及導電材料132而彼此電性連接。類似地，半導體晶片150與第一元件D11之間可藉由第一重佈線層120而彼此電性連接。
請參照圖3，可撓性晶片封裝100C與可撓性晶片封裝100A類似，故以下僅針對結構差異處進行詳細的描述。如圖3所示，可撓性晶片封裝100C可進一步包括多個支撐柱體SP，其中支撐柱體SP貫穿第一接合層160，且支撐柱體SP與第一重佈線層120及第二重佈線層140接觸，以提供第一重佈線層120及第二重佈線層140之間的結構支撐。舉例而言，支撐柱體SP的材料包括介電材料或其他具有結構支撐能力的材料。在可撓性晶片封裝100C中，支撐柱體SP的分佈有助於維持第一接合層160的厚度。
請參照圖4，可撓性晶片封裝100D與可撓性晶片封裝100C類似，故以下僅針對結構差異處進行詳細的描述。如圖4所示，可撓性晶片封裝100D可進一步包括配置於第一重佈線層120與第二重佈線層140之間的至少一個第一元件D12（圖中繪示出2個）。第一元件D12與第二重佈線層140接觸並且電性連接至第二重佈線層140，且第一元件D12與第一重佈線層120之間可藉由第一接合層160而彼此間隔。舉例而言，第一元件D12包括感測器、被動元件（例如，電阻器、電容器、電感器等）、靜電放電防護元件(例如，電晶體、二極體等)、電池、天線、連接器或前述元件之組合。舉例而言，第一元件D12可包括一個或多個感測器、一個或多個被動元件、一個或多個電池、被動元件與電池之組合或其他組合。
請參照圖5，可撓性晶片封裝100E與可撓性晶片封裝100D類似，故以下僅針對結構差異處進行詳細的描述。如圖4與圖5所示，可撓性晶片封裝100E省略了可撓性晶片封裝100D中第一元件D11的設置。
請參照圖6，可撓性晶片封裝100F與可撓性晶片封裝100D類似，故以下僅針對結構差異處進行詳細的描述。如圖6所示，可撓性晶片封裝100F可進一步包括至少一第三元件D31（圖中繪示出1個），其中第三元件D31嵌於第一重佈線層120內，且第三元件D31與第一重佈線層120內的佈線電性連接。意即，第三元件D31被整合於第一重佈線層120的製作中。此外，半導體晶片150與第三元件D31之間可藉由第一重佈線層120、導電材料CM及第二重佈線層140而彼此電性連接。在其他未繪示實施例中，亦可省略第一元件D11或第一元件D12。
請參照圖7，可撓性晶片封裝100G與可撓性晶片封裝100D類似，故以下僅針對結構差異處進行詳細的描述。如圖7所示，可撓性晶片封裝100G可進一步包括至少一第三元件D32（圖中繪示出1個），其中第三元件D32嵌於第二重佈線層140內，且第三元件D32與第二重佈線層140內的佈線電性連接。意即，第三元件D32被整合於第二重佈線層140的製作中。此外，半導體晶片150與第三元件D32之間可藉由第二重佈線層140而彼此電性連接。在其他未繪示實施例中，亦可省略第一元件D11或第一元件D12。
請參照圖8，可撓性晶片封裝100H與可撓性晶片封裝100D類似，故以下僅針對結構差異處進行詳細的描述。如圖8所示，可撓性晶片封裝100H可進一步包括第三元件D31（圖中繪示出1個）以及至少一第三元件D32（圖中繪示出1個），其中第三元件D31嵌於第一重佈線層120內，且第三元件D31與第一重佈線層120內的佈線電性連接，而第三元件D32嵌於第二重佈線層140內，且第三元件D32與第二重佈線層140內的佈線電性連接。意即，第三元件D31被整合於第一重佈線層120的製作中，而第三元件D32被整合於第二重佈線層140的製作中。此外，半導體晶片150與第三元件D31之間可藉由第一重佈線層120、導電材料CM及第二重佈線層140而彼此電性連接，而半導體晶片150與第三元件D32之間可藉由第二重佈線層140而彼此電性連接。
請參照圖9，可撓性晶片封裝100I與可撓性晶片封裝100H類似，故以下僅針對結構差異處進行詳細的描述。如圖8與圖9所示，可撓性晶片封裝100I省略了可撓性晶片封裝100H中第一元件D12的設置。
請參照圖10，可撓性晶片封裝100J與可撓性晶片封裝100H類似，故以下僅針對結構差異處進行詳細的描述。如圖8與圖10所示，可撓性晶片封裝100J省略了可撓性晶片封裝100H中第一元件D11的設置。而在其他實施例中，圖4至圖10中所繪示的可撓性晶片封裝100D至100J可省略支撐柱體SP的設置。換言之，可撓性晶片封裝100D至100J中的導電材料CM除了具有電性連接的功能之外，也同時具有維持第一接合層160厚度的功能。
圖11是依照本發明之第二實施例的一種可撓性晶片封裝的示意圖。請參照圖1與圖11，可撓性晶片封裝100K與可撓性晶片封裝100A類似，故以下僅針對結構差異處進行詳細的描述。如圖1與圖11所示，可撓性晶片封裝100K省略了可撓性晶片封裝100A中第二重佈線層140以及導電材料CM的設置，並且在第二可撓性基板130與第一接合層160之間設置了應力調整層140A，且可撓性晶片封裝100K進一步包括多個支撐柱體SP，其中支撐柱體SP貫穿第一接合層160，且支撐柱體SP與第一重佈線層120及應力調整層140A接觸，以提供第一重佈線層120及應力調整層140A之間的結構支撐。配置於第一重佈線層120與應力調整層140A之間的半導體晶片150可與第一重佈線層120接觸並且電性連接至第一重佈線層120，且半導體晶片150與應力調整層140A之間可藉由第一接合層160而彼此間隔。在此情況下，與半導體晶片150接觸的部分第一重佈線層120可具有排列間距較小的佈線以與半導體晶片150上的接墊相對應，而與第一元件D11接觸的部分第一重佈線層120可具有排列間距較大的佈線。
在一些實施例中，半導體晶片150與第一元件D11之間以及半導體晶片150與第三元件D31之間可藉由第一重佈線層120而彼此電性連接。此外，支撐柱體SP可與第一重佈線層120及應力調整層140A接觸，以提供第一重佈線層120及應力調整層140A之間的結構支撐。舉例而言，應力調整層140A的材料可包括金屬、聚醯亞胺（PI）、樹脂材料；氧化矽（SiOx ）、氮化矽（SiNx ）、氮氧化矽(SiNx Oy )或前述材料之組合。在一些實施例中，前述的應力調整層140A可為單層結構或是多層結構，且透過應力調整層140A的材料選擇及厚度設計可讓應力調整層140A在可撓性晶片封裝100K中提供適當的抗衡應力，以有效降低可撓性晶片封裝100K中應力不平衡的現象，進而提升可撓性晶片封裝100K的耐撓曲能力。
如圖11所示，本實施例的可撓性晶片封裝100K可進一步包括第一覆蓋層170及/或第二覆蓋層180，其中第一覆蓋層170配置於第一可撓性基板110上，第一覆蓋層170及第一重佈線層120分別位於第一可撓性基板110的兩對側，而第二覆蓋層180配置於第二可撓性基板130上，且第二覆蓋層180及應力調整層140A分別位於第二可撓性基板130的兩對側。在本實施例中，第一覆蓋層170與第二覆蓋層180例如為具備可撓曲特性的耐衝擊材料層，第一覆蓋層170覆蓋於第一可撓性基板110的外表面（即下表面）上，而第二覆蓋層180覆蓋於第二可撓性基板130的外表面（即上表面）上。第一覆蓋層170與第二覆蓋層180可為單層或多層複合結構，多層複合結構例如包括抗衝擊結構以及抗刮結構，第一覆蓋層170的抗衝擊結構設置於第一可撓性基板110與抗刮結構之間，第二覆蓋層180的抗衝擊結構設置於第二可撓性基板130與抗刮結構之間。第一覆蓋層170與第二覆蓋層180可為相同結構亦可為不同結構。
在圖11所示實施例中，第一覆蓋層170可進一步包括一阻障層(未繪示)，第二覆蓋層180可進一步包括一阻障層(未繪示)，以阻擋水氣、氧氣等滲入封裝體中。在第一可撓性基板110與第一覆蓋層170之間及/或第二可撓性基板130與第二覆蓋層180之間可選擇性的設置有接合層(未繪示)，使第一可撓性基板110與第一覆蓋層170彼此接合，及/或使第二可撓性基板130與第二覆蓋層180彼此接合。接合層的材質例如為壓克力樹脂、環氧樹脂或其他的可撓性接合材料。
圖12是依照本發明之第三實施例的一種可撓性晶片封裝的示意圖。請參照圖12，本實施例的可撓性晶片封裝100L包括第一可撓性基板110、第一重佈線層120、第二可撓性基板130、第二重佈線層140、半導體晶片150以及異方性接合層160A。第一重佈線層120配置於第一可撓性基板110的內表面（即上表面）上，而第二重佈線層140配置於第二可撓性基板130的內表面（即下表面）上。半導體晶片150嵌於第一可撓性基板110及第二可撓性基板130至少其中一者內，且半導體晶片150電性連接至第一重佈線層120及第二重佈線層140至少其中一者，異方性接合層160A配置於第一重佈線層120與第二重佈線層140之間，其中異方性接合層160A、第一重佈線層120及第二重佈線層140位於第一可撓性基板110與第二可撓性基板130之間。
承上述，可撓性晶片封裝100L中的第一可撓性基板110、第一重佈線層120、第二可撓性基板130、第二重佈線層140、半導體晶片150與可撓性晶片封裝100A（繪示於圖1中）中類似，故於此不再重述。以下將僅針對差異部分進行描述。
在可撓性晶片封裝100L中，半導體晶片150可嵌於第二可撓性基板130的凹槽之中，並且電性連接至位於第二可撓性基板130之下表面上的第二重佈線層140。換言之，第二重佈線層140可覆蓋住第二可撓性基板130的下表面以及半導體晶片150的主動表面，並且與半導體晶片150電性連接。如圖12所示，半導體晶片150被第二可撓性基板130所覆蓋。在此情況下，與半導體晶片150接觸的第二重佈線層140可具有排列間距較小的佈線以與半導體晶片150上的接墊相對應，而與半導體晶片150相間隔的第一重佈線層120可具有排列間距較大的佈線。
在其他實施例中，未繪示於圖式中，半導體晶片150亦可嵌於第一可撓性基板110的凹槽之中，並且電性連接至位於第一可撓性基板110之上表面上的第一重佈線層120。換言之，第一重佈線層120可覆蓋住第一可撓性基板110的上表面以及半導體晶片150的主動表面，並且與半導體晶片150電性連接。意即，半導體晶片150被第一可撓性基板110所覆蓋。在此情況下，與半導體晶片150接觸的第一重佈線層120可具有排列間距較小的佈線以與半導體晶片150上的接墊相對應，而與半導體晶片150相間隔的第二重佈線層140則可具有排列間距較大的佈線。
在一些實施例中，第一重佈線層120與第二重佈線層140分別具有相對應的突起部分P，且第一重佈線層120與第二重佈線層140的突起部分P可藉由異方性接合層160A彼此對應接合，以使第一重佈線層120與第二重佈線層140在局部區域可藉由異方性接合層160A彼此電性連接。舉例而言，異方性接合層160A可為異方性導電層，諸如異方性導電膜（Anisotropic Conductive Film，ACF）或異方性導電膠（Anisotropic Conductive Paste，ACP）。
在一些實施例中，可撓性晶片封裝100L可進一步包括至少一個元件D（圖12中繪示出5個元件），而這些元件D可嵌於第一可撓性基板110以及第二可撓性基板130至少其中一者內。如圖12所示，元件D可嵌於第一可撓性基板110及第二可撓性基板130之中，且元件D包括感測器、被動元件（例如，電阻器、電容器、電感器等）、靜電放電防護元件(例如，電晶體、二極體等)、電池、天線、連接器或前述元件之組合。舉例而言，元件D可包括多個相同或不同型態的感測器、多個相同或不同型態的被動元件、感測器與被動元件之組合或其他組合。
如圖12所示，本實施例的可撓性晶片封裝100L可進一步包括第一覆蓋層170及/或第二覆蓋層180，其中第一覆蓋層170配置於第一可撓性基板110上，第一覆蓋層170及第一重佈線層120分別位於第一可撓性基板110的兩對側，而第二覆蓋層180配置於第二可撓性基板130上，且第二覆蓋層180及第二重佈線層140分別位於第二可撓性基板130的兩對側。在本實施例中，第一覆蓋層170與第二覆蓋層180例如為具備可撓曲特性的耐衝擊材料層，第一覆蓋層170覆蓋於第一可撓性基板110的外表面（即下表面）上，而第二覆蓋層180覆蓋於第二可撓性基板130的外表面（即上表面）上。第一覆蓋層170與第二覆蓋層180可為單層或多層複合結構，多層複合結構例如包括抗衝擊結構以及抗刮結構，第一覆蓋層170的抗衝擊結構可設置於第一可撓性基板110與抗刮結構之間，而第二覆蓋層180的抗衝擊結構可設置於第二可撓性基板130與抗刮結構之間。此外，第一覆蓋層170與第二覆蓋層180可為相同結構亦可為不同結構。
在圖12所示實施例中，第一覆蓋層170可進一步包括一阻障層(未繪示)，第二覆蓋層180可進一步包括一阻障層(未繪示)，以阻擋水氣、氧氣等滲入封裝體中。在第一可撓性基板110與第一覆蓋層170之間及/或第二可撓性基板130與第二覆蓋層180之間可選擇性的設置有接合層(未繪示)，使第一可撓性基板110與第一覆蓋層170彼此接合，及/或使第二可撓性基板130與第二覆蓋層180彼此接合。接合層的材質例如為壓克力樹脂、環氧樹脂或其他的可撓性接合材料。
圖13是依照本發明之第四實施例的一種可撓性晶片封裝的示意圖。請參照圖12與圖13，本實施例的可撓性晶片封裝100M與可撓性晶片封裝100L類似，故以下僅針對結構差異處進行詳細的描述。如圖12與圖13所示，可撓性晶片封裝100M省略了可撓性晶片封裝100L中第一覆蓋層170及第二覆蓋層180的設置。此外，在可撓性晶片封裝100M中，第一可撓性基板110具有貫孔TH1，而第二可撓性基板130具有貫孔TH2，半導體晶片150以及元件D可嵌於第一可撓性基板110及第二可撓性基板130之貫孔TH1及TH2內，且半導體晶片150藉由前述的貫孔TH1及TH2而被暴露。在其他實施例中，貫孔可以僅形成於第一可撓性基板110或第二可撓性基板130之中。
圖14是依照本發明之第五實施例的一種可撓性晶片封裝的示意圖。請參照圖13與圖14，本實施例的可撓性晶片封裝100N與可撓性晶片封裝100M類似，故以下僅針對結構差異處進行詳細的描述。如圖13與圖14所示，在可撓性晶片封裝100N中，半導體晶片150配置於第一可撓性基板110及第二可撓性基板130至少其中一者上，其中部分配置在第一可撓性基板110上的元件D可透過貫穿第一可撓性基板110的導電材料112而電性連接至第一重佈線層120，而半導體晶片150以及部分配置在第二可撓性基板130上的元件D可透過貫穿第二可撓性基板130的導電材料132而電性連接至第二重佈線層140。
如圖14所示，本實施例的可撓性晶片封裝100N可進一步包括第一覆蓋層170及/或第二覆蓋層180，其中第一覆蓋層170配置於第一可撓性基板110的下表面上，以覆蓋住部分配置在第一可撓性基板110上的元件D，第一覆蓋層170及第一重佈線層120分別位於第一可撓性基板110的兩對側，而第二覆蓋層180配置於第二可撓性基板130的上表面上，以覆蓋住半導體晶片150以及部分配置在第二可撓性基板130上的元件D，且第二覆蓋層180及第二重佈線層140分別位於第二可撓性基板130的兩對側。在本實施例中，第一覆蓋層170與第二覆蓋層180例如為具備可撓曲特性的耐衝擊材料層，第一覆蓋層170覆蓋於第一可撓性基板110的外表面（即下表面）上，而第二覆蓋層180覆蓋於第二可撓性基板130的外表面（即上表面）上。
圖15是依照本發明之第六實施例的一種可撓性晶片封裝的示意圖。請參照圖15，本實施例的可撓性晶片封裝100O包括第一可撓性基板110、第一重佈線層120、第二可撓性基板130、第二重佈線層140、半導體晶片150、第一接合層160以及第三元件D31。第一重佈線層120配置於第一可撓性基板110上，第二重佈線層140配置於第二可撓性基板130上，半導體晶片150配置於第一重佈線層120與第二重佈線層140之間，且半導體晶片150電性連接至第一重佈線層120及第二重佈線層140至少其中一者。雖圖15中繪示的半導體晶片150是電性連接至第一重佈線層120，然本實施例不以此為限。第一接合層160配置於第一重佈線層120與第二重佈線層140之間並且包覆半導體晶片150。第一接合層160、第一重佈線層120及第二重佈線層140位於第一可撓性基板110與第二可撓性基板130之間。在一些實施例中，第三元件D31嵌於第一重佈線層120內，且第三元件D31藉由第一重佈線層120內的佈線而與半導體晶片150電性連接。在其他實施例中，半導體晶片150可配置在第二重佈線層140上並且電性連接至第二重佈線層140，此時，第三元件D31可嵌於第二重佈線層140內，且第三元件D31藉由第二重佈線層140內的佈線而與半導體晶片150電性連接。此外，第三元件D31例如為靜電放電防護元件(例如，電晶體、二極體等)，且第三元件D31例如是鄰近於半導體晶片150的接點而設置，可用以避免靜電放電現象對於半導體晶片150造成損害。
在一些實施例中，第一可撓性基板110可為高分子基板、薄玻璃基板、薄金屬基板等具有一定可撓曲特性的基板，其楊氏係數例如介於0.001GPa至20GPa之間。舉例而言，第一可撓性基板110之材質可包括聚醯亞胺(polyimide，PI)、聚苯并噁唑纖維(polybenzoxazole，PBO)、雙-苯環丁烷(bis-benzocyclobuten，BCB)等。類似地，第二可撓性基板130可為高分子基板、薄玻璃基板、薄金屬基板等具有一定可撓曲特性的基板，其楊氏係數例如介於0.001GPa至20GPa之間。舉例而言，第二可撓性基板130之材質可包括聚醯亞胺(polyimide，PI)、聚苯并噁唑纖維(polybenzoxazole，PBO)、雙-苯環丁烷(bis-benzocyclobuten，BCB)等。在一些實施例中，第一可撓性基板110及/或第二可撓性基板130可包括阻障層（未繪示）以阻擋水氣、氧氣等滲入封裝體中，亦或第一可撓性基板110及/或第二可撓性基板130本身即為具有阻水、氧功能的基板。
如圖15所示，第一重佈線層120配置於第一可撓性基板110的內表面（即上表面）上，第二重佈線層140配置於第二可撓性基板130的內表面（即下表面）上，而第一可撓性基板110的內表面（即上表面）面對第二可撓性基板130的內表面（即下表面）。在一些實施例中，第一重佈線層120可藉由微影/蝕刻製程或其他適合的增層製程（build-up process）而製作於第一可撓性基板110的內表面上，同樣地，第二重佈線層140可藉由微影/蝕刻製程或其他適合的增層製程而製作於第二可撓性基板130的內表面上。此處，第一重佈線層120與第二重佈線層140中的線路層數可依據實際設計需求而適當地更動，本揭露不以圖式中所繪示者為限。
在一些實施例中，配置於第一重佈線層120與第二重佈線層140之間的半導體晶片150可與第一重佈線層120接觸並且電性連接至第一重佈線層120，且半導體晶片150與第二重佈線層140之間可藉由第一接合層160而彼此間隔。在此情況下，與半導體晶片150接觸的第一重佈線層120可具有排列間距較小的佈線以與半導體晶片150上的接墊相對應，而與半導體晶片150相間隔的第二重佈線層140可具有排列間距較大的佈線。
如圖15所示，第一重佈線層120與第二重佈線層140藉由第一接合層160而彼此接合，且第一接合層160包覆住半導體晶片150，以使半導體晶片150能夠被固定於第一重佈線層120與第二重佈線層140之間。舉例而言，半導體晶片150可為中央處理器晶片（CPU chip）、射頻晶片（RF chip）、系統級晶片（System On Chip，SOC）等。在一些實施例中，第一接合層160的材質例如為壓克力樹脂、環氧樹脂或其他的可撓性接合材料，且第一接合層160的楊氏係數例如介於0.001GPa至20GPa之間。在其他實施例中，第一接合層160的材質例如為壓克力樹脂、環氧樹脂或其他的可撓性接合材料，且第一接合層160楊氏係數例如介於0.01GPa至20GPa之間。在另一實施例中，第一接合層160的材質例如為壓克力樹脂、環氧樹脂或其他的可撓性接合材料，且第一接合層160楊氏係數例如介於0.1GPa至20GPa之間。
如圖15所示，本實施例的可撓性晶片封裝100O可進一步包括被第一接合層160所包覆的多個導電材料CM，其中導電材料CM分別貫穿第一接合層160以電性連接至第一重佈線層120與第二重佈線層140。舉例而言，半導體晶片150可藉由第一重佈線層120以及導電材料CM而電性連接至第二重佈線層140。舉例而言，前述之導電材料CM可為錫球、銅柱、異方性導電膠(Anisotropic Conductive Paste；ACP) 或其他一種或多種導電材料之組合。
如圖15所示，為了進一步增進可撓性晶片封裝100O之可靠度，本實施例的可撓性晶片封裝100O可進一步包括側向阻障元件SB，其中側向阻障元件SB位於第一重佈線層120與第二重佈線層140之間，而側向阻障元件SB可嵌於第一接合層160中以環繞半導體晶片150。舉例而言，側向阻障元件SB的數量可為一個或多個，而側向阻障元件SB可具有環繞半導體晶片150的連續圖案或具有環繞半導體晶片150的不連續圖案。然而，在其他實施例中，側向阻障元件SB垂直於第一可撓性基板110的截面例如是三角形、梯形、矩形、多邊形、圓形、橢圓形或為具有其他形狀之圖案，本揭露不限於此。
如圖15所示，本實施例的可撓性晶片封裝100O可進一步包括第一覆蓋層170及/或第二覆蓋層180，其中第一覆蓋層170配置於第一可撓性基板110上，第一覆蓋層170及第一重佈線層120分別位於第一可撓性基板110的兩對側，而第二覆蓋層180配置於第二可撓性基板130上，且第二覆蓋層180及第二重佈線層140分別位於第二可撓性基板130的兩對側。在本實施例中，第一覆蓋層170與第二覆蓋層180例如為具備可撓曲特性的耐衝擊及/或抗刮材料層，第一覆蓋層170覆蓋於第一可撓性基板110的外表面（即下表面）上，而第二覆蓋層180覆蓋於第二可撓性基板130的外表面（即上表面）上。第一覆蓋層170與第二覆蓋層180可為單層或多層複合結構，多層複合結構例如包括抗衝擊結構以及抗刮結構，第一覆蓋層170的抗衝擊結構可設置於第一可撓性基板110與抗刮結構之間，而第二覆蓋層180的抗衝擊結構可設置於第二可撓性基板130與抗刮結構之間。此外，第一覆蓋層170與第二覆蓋層180可為相同結構亦可為不同結構。
綜上所述，本發明上述實施例提供了多種可撓性晶片封裝，其可具有可撓曲特性及/或耐衝擊特性，有利於可靠度之提升。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100A~100O‧‧‧可撓性晶片封裝
110‧‧‧第一可撓性基板
112‧‧‧導電材料
120‧‧‧第一重佈線層
130‧‧‧第二可撓性基板
132‧‧‧導電材料
140‧‧‧第二重佈線層
140A‧‧‧應力調整層
150‧‧‧半導體晶片
160‧‧‧第一接合層
160A‧‧‧異方性接合層
170‧‧‧第一覆蓋層
180‧‧‧第二覆蓋層
190‧‧‧第二接合層
CM‧‧‧導電材料
D‧‧‧元件
D11、D12‧‧‧第一元件
D2‧‧‧第二元件
D31、D32‧‧‧第三元件
P‧‧‧突起部分
SB‧‧‧側向阻障元件
SP‧‧‧支撐柱體
TH1、TH2‧‧‧貫孔
圖1是依照本發明之第一實施例的一種可撓性晶片封裝的示意圖。 圖2至圖10是依照本發明之第一實施例的其他型態的可撓性晶片封裝的示意圖。 圖11是依照本發明之第二實施例的一種可撓性晶片封裝的示意圖。 圖12是依照本發明之第三實施例的一種可撓性晶片封裝的示意圖。 圖13是依照本發明之第四實施例的一種可撓性晶片封裝的示意圖。 圖14是依照本發明之第五實施例的一種可撓性晶片封裝的示意圖。 圖15是依照本發明之第六實施例的一種可撓性晶片封裝的示意圖。

Claims (25)

  1. 一種可撓性晶片封裝，包括： 第一可撓性基板； 第一重佈線層，配置於所述第一可撓性基板上； 第二可撓性基板； 第二重佈線層，配置於所述第二可撓性基板上； 半導體晶片，配置於所述第一重佈線層與所述第二重佈線層之間，其中所述半導體晶片電性連接至所述第一重佈線層及所述第二重佈線層至少其中一者；以及 第一接合層，配置於所述第一重佈線層與所述第二重佈線層之間並且包覆所述半導體晶片，其中所述第一接合層、所述第一重佈線層及所述第二重佈線層位於所述第一可撓性基板與所述第二可撓性基板之間。
  2. 如申請專利範圍第1項所述的可撓性晶片封裝，更包括多個導電材料，其中所述多個導電材料貫穿所述第一接合層以電性連接至所述第一重佈線層與所述第二重佈線層。
  3. 如申請專利範圍第1項所述的可撓性晶片封裝，更包括多個支撐柱體，其中所述多個支撐柱體貫穿所述第一接合層以與所述第一重佈線層及所述第二重佈線層接觸。
  4. 如申請專利範圍第1項所述的可撓性晶片封裝，更包括側向阻障元件，其中所述側向阻障元件嵌於所述第一接合層中以環繞所述半導體晶片。
  5. 如申請專利範圍第1項所述的可撓性晶片封裝，更包括至少一第一元件，配置於所述第一重佈線層與所述第二重佈線層之間，其中所述至少一第一元件電性連接至所述第一重佈線層及所述第二重佈線層至少其中一者。
  6. 如申請專利範圍第5項所述的可撓性晶片封裝，其中所述至少一第一元件包括感測器、被動元件、靜電放電防護元件、電池、天線、連接器或前述元件的組合。
  7. 如申請專利範圍第1項所述的可撓性晶片封裝，更包括： 第一覆蓋層，配置於所述第一可撓性基板上，其中所述第一覆蓋層及所述第一重佈線層分別位於所述第一可撓性基板的兩對側；以及 第二覆蓋層，配置於所述第二可撓性基板上，其中所述第二覆蓋層及所述第二重佈線層分別位於所述第二可撓性基板的兩對側。
  8. 如申請專利範圍第7項所述的可撓性晶片封裝，更包括： 至少一第二元件，配置於所述第二覆蓋層與所述第二可撓性基板之間，且所述至少一第二元件電性連接至所述第二重佈線層；以及 第二接合層，配置於所述第二覆蓋層與所述第二可撓性基板之間並且包覆所述至少一第二元件。
  9. 如申請專利範圍第8項所述的可撓性晶片封裝，其中所述至少一第二元件包括感測器、被動元件、靜電放電防護元件、電池、天線、連接器或前述元件的組合。
  10. 如申請專利範圍第1項所述的可撓性晶片封裝，更包括至少一第三元件，其中所述至少一第三元件嵌於所述第一重佈線層及所述第二重佈線層至少其中一者內，且所述至少一第三元件包括感測器、被動元件、靜電放電防護元件、電池、天線、連接器或前述元件的組合。
  11. 一種可撓性晶片封裝，包括： 第一可撓性基板； 重佈線層，配置於所述第一可撓性基板上； 第二可撓性基板； 應力調整層，配置於所述第二可撓性基板上； 半導體晶片，配置於所述重佈線層與所述應力調整層之間並且電性連接至所述重佈線層；以及 接合層，配置於所述重佈線層與所述應力調整層之間並且包覆所述半導體晶片，其中所述接合層、所述重佈線層及所述應力調整層位於所述第一可撓性基板與所述第二可撓性基板之間。
  12. 如申請專利範圍第11項所述的可撓性晶片封裝，更包括多個支撐柱體，其中所述多個支撐柱體貫穿所述接合層以與所述重佈線層及所述應力調整層接觸。
  13. 如申請專利範圍第11項所述的可撓性晶片封裝，更包括側向阻障元件，其中所述側向阻障元件嵌於所述接合層中以環繞所述半導體晶片。
  14. 如申請專利範圍第11項所述的可撓性晶片封裝，更包括至少一元件，配置於所述重佈線層與所述應力調整層之間，其中所述至少一元件電性連接至所述重佈線層，且所述至少一元件包括感測器、被動元件、靜電放電防護元件、電池、天線、連接器或前述元件的組合。
  15. 如申請專利範圍第11項所述的可撓性晶片封裝，更包括： 第一覆蓋層，配置於所述第一可撓性基板上，其中所述第一覆蓋層及所述重佈線層分別位於所述第一可撓性基板的兩對側；以及 第二覆蓋層，配置於所述第二可撓性基板上，其中所述第二覆蓋層及所述應力調整層分別位於所述第二可撓性基板的兩對側。
  16. 一種可撓性晶片封裝，包括： 第一可撓性基板； 第一重佈線層，配置於所述第一可撓性基板上； 第二可撓性基板； 第二重佈線層，配置於所述第二可撓性基板上； 半導體晶片，嵌於所述第一可撓性基板及所述第二可撓性基板至少其中一者內，其中所述半導體晶片電性連接至所述第一重佈線層及所述第二重佈線層至少其中一者；以及 異方性接合層，配置於所述第一重佈線層與所述第二重佈線層之間，其中所述異方性接合層、所述第一重佈線層及所述第二重佈線層位於所述第一可撓性基板與所述第二可撓性基板之間。
  17. 如申請專利範圍第16項所述的可撓性晶片封裝，其中所述半導體晶片嵌於所述第一可撓性基板及所述第二可撓性基板至少其中一者之凹槽內，且所述半導體晶片被所述第一可撓性基板及所述第二可撓性基板至少其中一者所覆蓋。
  18. 如申請專利範圍第16項所述的可撓性晶片封裝，其中所述半導體晶片嵌於所述第一可撓性基板及所述第二可撓性基板至少其中一者之貫孔內，且所述半導體晶片藉由所述貫孔而被暴露。
  19. 如申請專利範圍第16項所述的可撓性晶片封裝，其中所述異方性接合層包括異方性導電層。
  20. 如申請專利範圍第16項所述的可撓性晶片封裝，更包括至少一元件，其中所述元件嵌於所述第一可撓性基板及所述第二可撓性基板至少其中一者內，且所述至少一元件包括感測器、被動元件、靜電放電防護元件、電池、天線、連接器或前述元件的組合。
  21. 如申請專利範圍第16項所述的可撓性晶片封裝，更包括： 第一覆蓋層，配置於所述第一可撓性基板上，其中所述第一覆蓋層及所述第一重佈線層分別位於所述第一可撓性基板的兩對側；以及 第二覆蓋層，配置於所述第二可撓性基板上，其中所述第二覆蓋層及所述第二重佈線層分別位於所述第二可撓性基板的兩對側。
  22. 一種可撓性晶片封裝，包括： 第一可撓性基板； 第一重佈線層，配置於所述第一可撓性基板上； 第二可撓性基板； 第二重佈線層，配置於所述第二可撓性基板上； 半導體晶片，配置於所述第一可撓性基板及所述第二可撓性基板至少其中一者上，其中所述半導體晶片透過貫穿所述第一可撓性基板及所述第二可撓性基板至少其中一者的導電材料而電性連接至所述第一重佈線層及所述第二重佈線層至少其中一者；以及 異方性接合層，配置於所述第一重佈線層與所述第二重佈線層之間，其中所述異方性接合層、所述第一重佈線層及所述第二重佈線層位於所述第一可撓性基板與所述第二可撓性基板之間。
  23. 如申請專利範圍第22項所述的可撓性晶片封裝，其中所述異方性接合層包括異方性導電層。
  24. 如申請專利範圍第22項所述的可撓性晶片封裝，更包括至少一元件，其中所述至少一元件配置於所述第一可撓性基板及所述第二可撓性基板至少其中一者上，並且透過貫穿所述第一可撓性基板及所述第二可撓性基板至少其中一者的導電材料而電性連接至所述第一重佈線層及所述第二重佈線層至少其中一者。
  25. 如申請專利範圍第24項所述的可撓性晶片封裝，其中所述至少一元件包括感測器、被動元件、靜電放電防護元件、電池、天線、連接器或前述元件的組合。
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