TW201543641A - 晶片封裝體及其製造方法 - Google Patents

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conductive structure
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conductive
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Ho-Yin Yiu
Ying-Nan Wen
Chien-Hung Liu
Wei-Chung Yang
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Xintex Inc
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Abstract

本發明揭露一種晶片封裝體，包括一第一基底，其中第一基底內包括一感測裝置。一第二基底貼附於第一基底上，其中第二基底內包括一積體電路裝置。一第一導電結構透過設置於第一基底上的重佈線層電性連接感測裝置及積體電路裝置。一絕緣層覆蓋第一基底、第二基底及重佈線層，其中絕緣層內具有孔洞。一第二導電結構設置於孔洞的底部下方。本發明亦揭露一種晶片封裝體的製造方法。

Description

晶片封裝體及其製造方法
本發明係有關於一種晶片封裝技術，特別為有關於一種晶片封裝體及其製造方法。
晶片封裝製程是形成電子產品過程中之重要步驟。晶片封裝體除了將晶片保護於其中，使其免受外界環境污染外，還提供晶片內部電子元件與外界之電性連接通路。
具有感測功能之晶片封裝體通常與其他積體電路晶片各自獨立地設置於電路板上，再透過打線彼此電性連接。
然而，上述製造方法限制了電路板的尺寸，進而導致具有感測功能之電子產品的尺寸難以進一步縮小。
因此，有必要尋求一種新穎的晶片封裝體及其製造方法，其能夠解決或改善上述的問題。
本發明實施例係提供一種晶片封裝體，包括一第一基底，其中第一基底內包括一感測裝置。一第二基底貼附於第一基底上，其中第二基底內包括一積體電路裝置。一第一導電結構透過設置於第一基底上的重佈線層電性連接感測裝置及積體電路裝置。一絕緣層覆蓋第一基底、第二基底及重佈線層，其中絕緣層內具有孔洞。一第二導電結構設置於孔洞的底 部下方。
本發明實施例係提供一種晶片封裝體的製造方法，包括提供一第一基底，其中第一基底內包括一感測裝置。將一第二基底貼附於第一基底上，其中第二基底內包括一積體電路裝置。形成一第一導電結構，以透過該第一基底上的一重佈線層將感測裝置電性連接至積體電路裝置。形成一第二導電結構及一絕緣層，其中絕緣層覆蓋第一基底、第二基底及重佈線層，且絕緣層內具有孔洞，一第二導電結構位於孔洞的底部下方。
100‧‧‧第一基底
100a‧‧‧第一表面
100b‧‧‧第二表面
120‧‧‧晶片區
140、320‧‧‧導電墊
160‧‧‧感測裝置
170、330‧‧‧內連線結構
175‧‧‧光學部件
180‧‧‧間隔層
200‧‧‧蓋板
220‧‧‧第一開口
240、400‧‧‧絕緣層
260‧‧‧重佈線層
280‧‧‧黏著層
300‧‧‧第二基底
310‧‧‧積體電路裝置
340‧‧‧第一導電結構
360‧‧‧第二導電結構
420‧‧‧孔洞
440‧‧‧金屬層
460‧‧‧鈍化保護層
480‧‧‧第二開口
500‧‧‧第三導電結構
第1A至1F圖係繪示出根據本發明一實施例之晶片封裝體的製造方法的剖面示意圖。
第2圖係繪示出根據本發明一實施例之晶片封裝體的平面示意圖。
第3A及3B圖係分別繪示出根據本發明另一實施例之晶片封裝體的剖面示意圖及平面示意圖。
第4A及4B圖係分別繪示出根據本發明又另一實施例之晶片封裝體的剖面示意圖及平面示意圖。
第5A至5F圖係繪示出根據本發明另一實施例之晶片封裝體的製造方法的剖面示意圖。
第6圖係繪示出根據本發明又另一實施例之晶片封裝體的剖面示意圖。
以下將詳細說明本發明實施例之製作與使用方式。然應注意的是，本發明提供許多可供應用的發明概念，其可以多種特定型式實施。文中所舉例討論之特定實施例僅為製造與使用本發明之特定方式，非用以限制本發明之範圍。此外，在不同實施例中可能使用重複的標號或標示。這些重複僅為了簡單清楚地敘述本發明，不代表所討論之不同實施例及/或結構之間具有任何關連性。再者，當述及一第一材料層位於一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸或間隔有一或更多其他材料層之情形。
本發明一實施例之晶片封裝體可用以封裝微機電系統晶片。然其應用不限於此，例如在本發明之晶片封裝體的實施例中，其可應用於各種包含主動元件或被動元件(active or passive elements)、數位電路或類比電路(digital or analog circuits)等積體電路的電子元件(electronic components)，例如是有關於光電元件(opto electronic devices)、微機電系統(Micro Electro Mechanical System，MEMS)、生物辨識元件(biometric device)、微流體系統(micro fluidic systems)、或利用熱、光線、電容及壓力等物理量變化來測量的物理感測器(Physical Sensor)。特別是可選擇使用晶圓級封裝(wafer scale package，WSP)製程對影像感測元件、發光二極體(light-emitting diodes，LEDs)、太陽能電池(solar cells)、射頻元件(RF circuits)、加速計(accelerators)、陀螺儀(gyroscopes)、指紋辨識器(fingerprint recognition device)、微制動器(micro actuators)、表面聲波元件(surface acoustic wave devices)、壓 力感測器(process sensors)或噴墨頭(ink printer heads)等半導體晶片進行封裝。
其中上述晶圓級封裝製程主要係指在晶圓階段完成封裝步驟後，再予以切割成獨立的封裝體，然而，在一特定實施例中，例如將已分離之半導體晶片重新分布在一承載晶圓上，再進行封裝製程，亦可稱之為晶圓級封裝製程。另外，上述晶圓級封裝製程亦適用於藉堆疊(stack)方式安排具有積體電路之多片晶圓，以形成多層積體電路(multi-layer integrated circuit devices)或系統級封裝(System in Package，SIP)之晶片封裝體。
請參照第1F及2圖，其分別繪示出根據本發明一實施例之晶片封裝體的剖面示意圖及平面示意圖，其中第1F圖係繪示出沿著第2圖中的剖線I-I’的剖面示意圖。在本實施例中，晶片封裝體包括一第一基底100、一第二基底300及複數第一導電結構340。第一基底100具有一第一表面100a及與其相對的一第二表面100b。在一實施例中，第一基底100可為一矽基底或其他半導體基底。
在本實施例中，第一基底100內包括一感測裝置160及一個或一個以上的導電墊140，其可鄰近於第一表面100a。在一實施例中，導電墊140可為單層導電層或具有多層之導電層結構。為簡化圖式，此處僅以單層導電層作為範例說明(如第1F圖所示)，且僅繪示出第一基底100內的六個導電墊140作為範例說明(如第2圖所示)。在本實施例中，第一基底100內更包括複數第一開口220，其自第二表面100b朝第一表面 100a延伸，並暴露出對應的導電墊140。
在一實施例中，感測裝置160包括一影像感測元件(例如，互補式金屬氧化物半導體影像感測元件(Complementary Metal-Oxide-Semiconductor Image Sensor，CIS))，且一光學部件175對應於感測裝置160而設置於第一表面100a上。光學部件175可包括濾光層及微透鏡或其他適合的光學部件。在另一實施例中，感測裝置160用以感測生物特徵，且可包括一指紋辨識元件。又另一實施例中，感測裝置160用以感測環境特徵，且可包括一溫度感測元件、一溼度感測元件、一壓力感測元件、一電容感測元件或其他適合的感測元件。在一實施例中，感測裝置160內的感測元件可透過第一基底100內的內連線結構(其可包括多層介電層、接觸窗、多層金屬導線及介層窗)而與導電墊140電性連接。為簡化圖式，此處僅以虛線170表示感測裝置160與導電墊140之間的內連線結構。
一蓋板200透過一間隔層(或稱作圍堰(dam))180貼附於第一基底100的第一表面100a上。間隔層180覆蓋導電墊140，並暴露出感測裝置160及光學部件175，而蓋板200保護暴露出的感測裝置160及光學部件175。在一實施例中，間隔層180大致上不吸收水氣。在一實施例中，間隔層180不具有黏性，因此間隔層180可透過額外的黏著膠，以將蓋板200貼附於第一基底100上。在另一實施例中，間隔層180可具有黏性，因此間隔層180可不與任何的黏著膠接觸，以確保間隔層180之位置不因黏著膠而移動。同時，由於不需使用黏著膠，可避免黏著膠溢流而污染感測裝置160。在本實施例中，間隔層180可包括環 氧樹脂、無機材料(例如，氧化矽、氮化矽、氮氧化矽、金屬氧化物或前述之組合)、有機高分子材料(例如，聚醯亞胺樹脂(polyimide)、苯環丁烯(butylcyclobutene，BCB)、聚對二甲苯(parylene)、萘聚合物(polynaphthalenes)、氟碳化物(fluorocarbons)、丙烯酸酯(acrylates))、光阻材料或其他適合的絕緣材料。再者，蓋板200可包括玻璃、藍寶石或其他適合的保護材料。
一絕緣層240順應性設置於第一基底100的第二表面100b上，且延伸至第一基底100的第一開口220內，並暴露出部分的導電墊140。在本實施例中，絕緣層240可包括環氧樹脂、無機材料(例如，氧化矽、氮化矽、氮氧化矽、金屬氧化物或前述之組合)、有機高分子材料(例如，聚醯亞胺樹脂、苯環丁烯、聚對二甲苯、萘聚合物、氟碳化物、丙烯酸酯)或其他適合的絕緣材料。
一圖案化的重佈線層(redistribution layer，RDL)260設置於絕緣層240上，且順應性延伸至第一開口220的側壁及底部上。重佈線層260可經由第一開口220直接或間接接觸暴露出的導電墊140，以電性連接至導電墊140，且透過絕緣層240與第一基底100電性隔離。因此，第一開口220內的重佈線層260也稱為矽通孔電極(through silicon via，TSV)。在一實施例中，重佈線層260可包括銅、鋁、金、鉑、鎳、錫、前述之組合、導電高分子材料、導電陶瓷材料(例如，氧化銦錫或氧化銦鋅)或其他適合的導電材料。
在另一實施例中，第一基底100的第一開口220可 至少穿過導電墊140，使得重佈線層260可與導電墊140的內部直接接觸，而以環型接觸(ring-contact)的方式電性連接至導電墊140。
第二基底300可透過一黏著層(例如，黏著膠(glue))280貼附於第二表面100b上的絕緣層240上。在本實施例中，第二基底300內包括一積體電路裝置310。再者，積體電路裝置310可包括訊號處理元件(例如，影像訊號處理元件(Image Signal Process，ISP))或其他特定應用積體電路元件(Application-specific integrated circuit，ASIC)。
在本實施例中，第二基底300內可包括一個或一個以上的導電墊320，其可鄰近於第二基底300的上表面(即，相對於第二表面100b的表面)。相似地，導電墊320可為單層導電層或具有多層之導電層結構。為簡化圖式，此處僅以單層導電層作為範例說明。在一實施例中，導電墊320可透過第二基底300內的內連線結構而與積體電路裝置310內的積體電路元件電性連接。為簡化圖式，此處僅以虛線330表示積體電路裝置310與導電墊320之間的內連線結構。
在本實施例中，第一基底100的尺寸大於第二基底300的尺寸。再者，當第一基底100的尺寸足夠大時，可在第一基底100的第二表面100b上設置一個以上具有不同積體電路功能的第二基底300。在本實施例中，第二基底300與第一基底100的感測裝置160完全上下重疊。在其他實施例中，第二基底300也可與第一基底100的感測裝置160部分上下重疊或未上下重疊。
第一導電結構340設置於對應的重佈線層260及導電墊320上，並透過重佈線層260及導電墊140電性連接至感測裝置160以及透過導電墊320電性連接至積體電路裝置310，因此第一導電結構340使感測裝置160與積體電路裝置310彼此電性連接。在一實施例中，第一導電結構340由導電墊320上的接合球(bonding ball)及自接合球延伸至重佈線層260的接線(wire)所構成。再者，第一導電結構340可包括金或其他適合的導電材料。
在本實施例中，晶片封裝體更包括複數第二導電結構360、一絕緣層400、一圖案化的金屬層440、一鈍化保護(passivation)層460及複數第三導電結構500，設置於第一基底100的第二表面100b上。第二導電結構360設置於對應的重佈線層260上，且透過重佈線層260與對應的導電墊140電性連接。在本實施例中，第二導電結構360由接合球所構成，且可包括金或其他適合的導電材料。在一實施例中，第二導電結構360的材料相同於第一導電結構340的材料。
絕緣層400覆蓋第二基底300、絕緣層240、重佈線層260及第一導電結構340，且具有複數孔洞420，暴露出對應的第二導電結構360，也就是說第二導電結構360位於孔洞420的底部下方。在本實施例中，絕緣層400未填入第一基底100的第一開口220內。在其他實施例中，絕緣層400可部分填入第一基底100的第一開口220內或將其填滿。在本實施例中，絕緣層400可包括環氧樹脂、無機材料(例如，氧化矽、氮化矽、氮氧化矽、金屬氧化物或前述之組合)、有機高分子材料(例如，聚 醯亞胺樹脂、苯環丁烯、聚對二甲苯、萘聚合物、氟碳化物、丙烯酸酯)或其他適合的絕緣材料。
圖案化的金屬層440設置於絕緣層400上，且填入絕緣層400的孔洞420內，以經由孔洞420電性連接至暴露出的第二導電結構360。在本實施例中，金屬層440填滿絕緣層400的孔洞420。在其他實施例中，金屬層440可順應性設置於孔洞420的側壁及底部，而未填滿絕緣層400的孔洞420。在一實施例中，金屬層440可包括銅、鋁、金、鉑、鎳、錫、前述之組合或其他適合的導電材料。
鈍化保護層460設置於金屬層440及絕緣層400上，且具有複數第二開口480，暴露出位於絕緣層400上的金屬層440的一部分。在本實施例中，鈍化保護層460可包括環氧樹脂、綠漆(solder mask)、無機材料(例如，氧化矽、氮化矽、氮氧化矽、金屬氧化物或前述之組合)、有機高分子材料(例如，聚醯亞胺樹脂、苯環丁烯、聚對二甲苯、萘聚合物、氟碳化物、丙烯酸酯)、光阻材料或其他適合的絕緣材料。
第三導電結構500對應地設置於鈍化保護層460的第二開口480內，以直接接觸暴露出的金屬層440，而與金屬層440電性連接。在本實施例中，第三導電結構500未重疊第二基底300(如第2圖所示)。在另一實施例中，第三導電結構500可重疊第二基底300。在其他實施例中，第三導電結構500可排列為一矩陣，以利於後續能提供穩固的接合。可以理解的是，第一導電結構340、第二導電結構360及第三導電結構500的位置係取決於設計需求而不限定於此。
在本實施例中，第三導電結構500可為凸塊(例如，接合球或導電柱)或其他適合的導電結構，且可包括錫、鉛、銅、金、鎳、前述之組合或其他適合的導電材料。舉例來說，第三導電結構500可為焊球(solder ball)。在一實施例中，第二導電結構360及第三導電結構500皆為接合球，且第三導電結構500的尺寸大於第二導電結構360的尺寸。在一實施例中，第三導電結構500的材料不同於第二導電結構360的材料。
請參照第3A及3B圖，其分別繪示出根據本發明另一實施例之晶片封裝體的剖面示意圖及平面示意圖，其中相同於前述第1F及2圖的實施例的部件係使用相同的標號並省略其說明。第3A及3B圖中的晶片封裝體之結構類似於第1F及2圖中的晶片封裝體之結構。從剖面方向來看，第1F圖中的兩個第二導電結構360皆設置於第一基底100上，進而透過重佈線層260及第一導電結構340與對應的兩個導電墊320電性連接。在第3A圖中，其中一個第二導電結構360設置於第一基底100上，且透過重佈線層260及第一導電結構320與對應的一個導電墊320電性連接，而另一個第二導電結構360設置於第二基底300上，且直接設置於對應的導電墊320上方而與其直接或間接電性連接，因此暴露出第二導電結構360的其中一個孔洞420與其中一個導電墊320上下重疊。在其他實施例中，多個第二導電結構360設置於第二基底300上，且皆設置於對應的導電墊320上方而與其電性連接，因此暴露出第二導電結構360的多個孔洞420也可與多個導電墊320上下重疊。
再者，從上視方向來看，第2圖中的所有第二導電 結構360皆位於第二基底300的外側，而在第3B圖中，一部份的第二導電結構360位於第二基底300的外側，另一部份的第二導電結構360位於第二基底300上方而與第二基底300上下重疊。在其他實施例中，所有第二導電結構360可皆位於第二基底300上方而與第二基底300上下重疊。
請參照第4A及4B圖，其分別繪示出根據本發明又另一實施例之晶片封裝體的剖面示意圖及平面示意圖，其中相同於前述第1F及2圖的實施例的部件係使用相同的標號並省略其說明。第4A及4B圖中的晶片封裝體之結構類似於第1F及2圖中的晶片封裝體之結構。從剖面方向來看，第1F圖中的第二基底300透過黏著層280貼附於第一基底100的第二表面100b上，使得導電墊320背向第一基底100的第二表面100b，且第一導電結構340設置於導電墊320上並延伸至對應的重佈線層260上。此時，第一導電結構340由接合球及接線所構成。而在第4A圖中，重佈線層260進一步延伸至第二基底300與第一基底100的第二表面100b之間，且第二基底300透過第一導電結構340接合至重佈線層260上，使得導電墊320朝向第一基底100的第二表面100b。此時，第一導電結構340可為凸塊(例如，接合球或導電柱)。在一實施例中，第一導電結構340、第二導電結構360及第三導電結構500皆為接合球。再者，第二導電結構360的尺寸小於第三導電結構500的尺寸，且大於第一導電結構340的尺寸。
從上視方向來看，第2圖中的重佈線層260位於第二基底300的外側，且第一導電結構340位於第二基底300上方 並延伸至重佈線層260上，而在第4B圖中，重佈線層260延伸至第二基底300的下方，且第一導電結構340位於第二基底300下方並與第二基底300完全上下重疊。可以理解的是，前述圖式所繪示出的重佈線層260、第一導電結構340、第二導電結構360及第三導電結構500的位置僅為範例說明，其取決於設計需求而不限定於此。
具有感測功能之晶片封裝體內的感測裝置及導電墊通常位於晶片封裝體的主動面。由於主動面上的感測裝置需避免被遮蔽，且無法透過打線接合製程在主動面與相對的非主動面之間形成電性連接通路，因此具有感測功能之晶片封裝體通常與其他積體電路晶片各自獨立地設置於電路板上，再透過打線而彼此電性連接。
根據本發明的上述實施例，由於重佈線層260構成矽通孔電極而電性連接至第一基底100內的導電墊140及感測裝置160，因此第二基底300可設置於第一基底100的第二表面100b上而避免遮蔽第一基底100內鄰近第一表面100a的感測裝置160，並可透過第一導電結構(例如，打線)340而將第一基底100內的感測裝置160電性連接至第二基底300內的積體電路裝置310。因此，根據本發明實施例能夠將感測裝置及一個或一個以上的積體電路裝置整合於同一晶片封裝體內，且縮小後續接合的電路板的尺寸，進而能夠進一步縮小具有感測功能之電子產品的尺寸。
第1F、2、3A、3B、4A及4B圖中的晶片封裝體係以具有前照式影像感測元件的晶片封裝體作為範例，然而本發 明亦可應用於其他晶片封裝體，例如具有背照式影像感測元件的晶片封裝體或具有不同功能的晶片封裝體。
舉例來說，第5F及6圖中的晶片封裝體之結構分別類似於第4A及3A圖中的晶片封裝體之結構，差異在於第5F及6圖中的晶片封裝體具有背照式影像感測元件，而第4A及3A圖中的晶片封裝體具有前照式影像感測元件，第5F及6圖中相同於前述第4A及3A圖的實施例的部件係使用相同的標號並省略其說明。在第5F及6圖中，第一基底100內不具有第一開口220，且重佈線層260、第二基底300及絕緣層400等結構設置於第一基底100的第一表面100a上，而光學部件175設置於第一基底100的第二表面100b上且蓋板200透過間隔層180貼附於第二表面100b上。
根據本發明上述各種實施例，不論是前照式或背照式影像感測元件，皆能夠將感測裝置及一個或一個以上的積體電路裝置整合於同一晶片封裝體內，因此可大幅降低電子產品的尺寸。
以下配合第1A至1F圖說明本發明一實施例之晶片封裝體的製造方法，其中第1A至1F圖係繪示出根據本發明一實施例之晶片封裝體的製造方法的剖面示意圖。
請參照第1A圖，提供一第一基底100，其具有一第一表面100a及與其相對的一第二表面100b，且包括複數晶片區120。在一實施例中，第一基底100可為一矽基底或其他半導體基底。舉例來說，第一基底100可為一矽晶圓，以利於進行晶圓級封裝製程。
在本實施例中，第一基底100的每一晶片區120內具有一個或一個以上的導電墊140，其可鄰近於第一表面100a。為簡化圖式，此處僅繪示出第一基底100的單一晶片區120以及位於其中的兩個導電墊140。在一實施例中，導電墊140可為單層導電層或具有多層之導電層結構。此處，僅以單層導電層作為範例說明。
在本實施例中，第一基底100的每一晶片區120內還具有一感測裝置160，其可鄰近於第一表面100a。在一實施例中，感測裝置160包括一影像感測元件(例如，互補式金屬氧化物半導體影像感測元件(CIS))。在另一實施例中，感測裝置160用以感測生物特徵，且可包括一指紋辨識元件。又另一實施例中，感測裝置160用以感測環境特徵，且可包括一溫度感測元件、一溼度感測元件、一壓力感測元件、一電容感測元件或其他適合的感測元件。在一實施例中，感測裝置160內的感測元件可透過第一基底100內的內連線結構而與導電墊140電性連接。為簡化圖式，此處僅以虛線170表示感測裝置160與導電墊140之間的內連線結構。
可透過塗佈、曝光及顯影製程，在第一基底100的第一表面100a上形成對應於感測裝置160的一光學部件175。光學部件175可包括濾光層及微透鏡或其他適合的光學部件。接著，可透過一間隔層(或稱作圍堰)180，將一蓋板200貼附於第一基底100的第一表面100a上。間隔層180覆蓋導電墊140，而暴露出感測裝置160及光學部件175。在一實施例中，間隔層180大致上不吸收水氣。在一實施例中，間隔層180不具有黏性， 因此間隔層180可與額外的黏著膠接觸。在另一實施例中，間隔層180可具有黏性，因此間隔層180可不與任何的黏著膠接觸，以確保間隔層180之位置不因黏著膠而移動。同時，由於不需使用黏著膠，可避免黏著膠溢流而污染感測裝置160。在本實施例中，間隔層180可包括環氧樹脂、無機材料(例如，氧化矽、氮化矽、氮氧化矽、金屬氧化物或前述之組合)、有機高分子材料(例如，聚醯亞胺樹脂、苯環丁烯、聚對二甲苯、萘聚合物、氟碳化物、丙烯酸酯)、光阻材料或其他適合的絕緣材料。再者，蓋板200可包括玻璃、藍寶石或其他適合的保護材料。
請參照第1B圖，以蓋板200作為承載基板，對第一基底100的第二表面100b進行薄化製程(例如，蝕刻製程、銑削(milling)製程、機械研磨(mechanical grinding)製程或化學機械研磨(chemical mechanical polishing)製程)，以減少第一基底100的厚度。
接著，可透過微影製程及蝕刻製程(例如，乾蝕刻製程、濕蝕刻製程、電漿蝕刻製程、反應性離子蝕刻製程或其他適合的製程)，在第一基底100的每一晶片區120內形成複數第一開口220。第一開口220自第一基底100的第二表面100b朝第一表面100a延伸，且分別暴露出鄰近於第一表面100a的對應的導電墊140。
請參照第1C圖，可透過沉積製程(例如，塗佈製程、物理氣相沈積製程、化學氣相沈積製程或其他適合的製程)，在第一基底100的第二表面100b上順應性形成一絕緣層 240，其延伸至第一基底100的第一開口220內。在本實施例中，絕緣層240可包括環氧樹脂、無機材料(例如，氧化矽、氮化矽、氮氧化矽、金屬氧化物或前述之組合)、有機高分子材料(例如，聚醯亞胺樹脂、苯環丁烯、聚對二甲苯、萘聚合物、氟碳化物、丙烯酸酯)或其他適合的絕緣材料。
接著，可透過微影製程及蝕刻製程(例如，乾蝕刻製程、濕蝕刻製程、電漿蝕刻製程、反應性離子蝕刻製程或其他適合的製程)，去除第一開口220的底部上的絕緣層240，以暴露出導電墊140的表面。接著，可透過沉積製程(例如，塗佈製程、物理氣相沉積製程、化學氣相沉積製程、電鍍製程、無電鍍製程或其他適合的製程)、微影製程及蝕刻製程，在絕緣層240上形成圖案化的重佈線層260。
重佈線層260順應性延伸至第一基底100的第一開口220的側壁及底部上，且可經由第一開口220與暴露出的導電墊140直接或間接接觸，以電性連接至導電墊140，並透過絕緣層240與第一基底100電性隔離。因此，第一開口220內的重佈線層260也稱為矽通孔電極。在一實施例中，重佈線層260可包括銅、鋁、金、鉑、鎳、錫、前述之組合、導電高分子材料、導電陶瓷材料(例如，氧化銦錫或氧化銦鋅)或其他適合的導電材料。
在另一實施例中，第一基底100的第一開口220可至少穿過導電墊140，使得重佈線層260可與導電墊140的內部直接接觸，而以環型接觸的方式電性連接至導電墊140。
請參照第1D圖，可透過一黏著層(例如，黏著 膠)280，將一第二基底300貼附於第二表面100b上的絕緣層240上。在本實施例中，第二基底300內包括一積體電路裝置310。再者，積體電路裝置310可包括訊號處理元件(例如，影像訊號處理元件(ISP))或其他特定應用積體電路元件(ASIC)。
在本實施例中，第二基底300內可包括一個或一個以上的導電墊320，其可鄰近於第二基底300的上表面。為簡化圖式，此處僅繪示出第二基底300內的兩個導電墊320。在一實施例中，導電墊320可為單層導電層或具有多層之導電層結構。此處，僅以單層導電層作為範例說明。在一實施例中，導電墊320可透過第二基底300內的內連線結構(如虛線330所示)而與積體電路裝置310內的積體電路元件電性連接。
在本實施例中，第一基底100的尺寸大於第二基底300的尺寸。再者，當第一基底100的尺寸足夠大時，可在第一基底100的第二表面100b上設置一個以上具有不同積體電路功能的第二基底300。在一實施例中，第二基底300與第一基底100的感測裝置160完全上下重疊。在其他實施例中，第二基底300也可與第一基底100的感測裝置160部分上下重疊或未上下重疊。
接著，可透過打線接合(Wire Bonding)製程，將一第一導電結構340形成於對應的導電墊320及重佈線層260上，並將一第二導電結構360形成於對應的重佈線層260上。在一實施例中，可透過同一打線接合製程，形成第一導電結構340及第二導電結構360。在其他實施例中，可透過個別的打線接合製程，分別形成第一導電結構340及第二導電結構360。
第一導電結構340透過重佈線層260及導電墊140電性連接至感測裝置160，且透過導電墊320電性連接至積體電路裝置310，因此第一導電結構340使感測裝置160與積體電路裝置310彼此電性連接。在一實施例中，第一導電結構340由導電墊320上的接合球及自接合球延伸至重佈線層260的接線所構成。再者，第一導電結構340可包括金或其他適合的導電材料。
第二導電結構360透過重佈線層260與對應的導電墊140電性連接。在一實施例中，第二導電結構360由位於重佈線層260上的接合球所構成。再者，第二導電結構360可包括金或其他適合的導電材料。在一實施例中，第二導電結構360的材料可相同於第一導電結構340的材料。
請參照第1E圖，可透過模塑成型(molding)製程或沉積製程(例如，塗佈製程、物理氣相沈積製程、化學氣相沈積製程或其他適合的製程)，在第一基底100的第二表面100b上形成一絕緣層400，以覆蓋第二基底300、絕緣層240、重佈線層260及第一導電結構340。在本實施例中，絕緣層400未填入第一基底100的第一開口220內。在其他實施例中，絕緣層400可部分填入第一基底100的第一開口220內或將其填滿。在本實施例中，絕緣層400可包括環氧樹脂、無機材料(例如，氧化矽、氮化矽、氮氧化矽、金屬氧化物或前述之組合)、有機高分子材料(例如，聚醯亞胺樹脂、苯環丁烯、聚對二甲苯、萘聚合物、氟碳化物、丙烯酸酯)或其他適合的絕緣材料。
接著，可透過雷射鑽孔(laser drilling)製程或微影 及蝕刻製程(例如，乾蝕刻製程或濕蝕刻製程)，在絕緣層400內形成複數孔洞420，分別暴露出對應的第二導電結構360，因此第二導電結構360位於孔洞420的底部下方。
在本實施例中，重佈線層260上的第二導電結構360可於形成孔洞420的製程(例如，雷射鑽孔製程)中作為緩衝層，以避免上述製程破壞重佈線層260，因此能夠提升晶片封裝體的可靠度或品質。再者，由於重佈線層260上形成有第二導電結構360，因此可降低孔洞420的深度，進而可降低孔洞420的深寬比(aspect ratio，AR)而有利於製作孔洞420。
在另一實施例中，在進行打線接合製程之後，可將一個或一個以上的第二導電結構360形成於對應的導電墊320上，而將其他第二導電結構360形成於對應的重佈線層260上，如此一來，一個或一個以上的第二導電結構360位於第二基底300上方而與第二基底300上下重疊。接著，在絕緣層400內形成孔洞420而分別暴露出對應的第二導電結構360，使得一個或一個以上的孔洞420與對應的導電墊320上下重疊，而其他孔洞420則與對應的重佈線層260上下重疊，如第3A及3B圖所示。
在其他實施例中，也可將所有的第二導電結構360形成於對應的導電墊320上，使得所有的第二導電結構360皆位於第二基底300上方而與第二基底300上下重疊，且所有的孔洞420與對應的導電墊320上下重疊。請參照第1F圖，可透過沉積製程(例如，塗佈製程、物理氣相沉積製程、化學氣相沉積製程、電鍍製程、無電鍍製程或其他適合的製程)、微影製程及 蝕刻製程，在絕緣層400上形成圖案化的金屬層440，且填入絕緣層400的孔洞420內，以經由孔洞420電性連接至暴露出的第二導電結構360。在本實施例中，金屬層440填滿絕緣層400的孔洞420。在其他實施例中，金屬層440可順應性形成於孔洞420的側壁及底部，而未填滿絕緣層400的孔洞420。在一實施例中，金屬層440可包括銅、鋁、金、鉑、鎳、錫、前述之組合或其他適合的導電材料。
接著，可透過沉積製程(例如，塗佈製程、物理氣相沈積製程、化學氣相沈積製程或其他適合的製程)，在金屬層440及絕緣層400上形成一鈍化保護層460。接著，可透過微影製程及蝕刻製程，在每一晶片區120的鈍化保護層460內形成複數第二開口480，以暴露出位於絕緣層400上的金屬層440的一部分。在本實施例中，鈍化保護層460可包括環氧樹脂、綠漆、無機材料(例如，氧化矽、氮化矽、氮氧化矽、金屬氧化物或前述之組合)、有機高分子材料(例如，聚醯亞胺樹脂、苯環丁烯、聚對二甲苯、萘聚合物、氟碳化物、丙烯酸酯)或其他適合的絕緣材料。在另一實施例中，鈍化保護層460可包括光阻材料，且可透過微影製程，在鈍化保護層460內形成第二開口480。
接著，將第三導電結構500對應地設置於鈍化保護層460的第二開口480內，以直接接觸暴露出的金屬層440，而與金屬層440電性連接。在本實施例中，第三導電結構500可為凸塊(例如，接合球或導電柱)或其他適合的導電結構。舉例來說，可透過電鍍製程、網版印刷製程或其他適合的製程，在鈍 化保護層460的第二開口480內形成焊料，且進行迴焊製程而形成焊球，以作為第三導電結構500。在本實施例中，第三導電結構500可包括錫、鉛、銅、金、鎳、前述之組合或其他適合的導電材料。
在一實施例中，第二導電結構360及第三導電結構500皆為接合球，且第三導電結構500的尺寸大於第二導電結構360的尺寸。在一實施例中，第三導電結構500的材料不同於第二導電結構360的材料。在一實施例中，第三導電結構500的形成方法不同於第二導電結構360的形成方法。舉例來說，第三導電結構500透過迴焊製程所形成，而第二導電結構360透過打線接合製程所形成。根據本發明實施例，第二導電結構360由能夠與重佈線層260的材料(例如，鋁)直接共晶接合的材料(例如，金)所構成，因此第二導電結構360可直接形成於重佈線層260上，而無需額外對重佈線層260進行表面處理(例如，在重佈線層260與第二導電結構360之間額外形成鎳層)。再者，由於可採用打線接合製程而非迴焊製程來形成第二導電結構360，因此亦能夠簡化製程。
在一實施例中，第三導電結構500未重疊第二基底300(如第2圖所示)。在另一實施例中，第三導電結構500可重疊第二基底300。在其他實施例中，第三導電結構500可排列為一矩陣，以利於後續能提供穩固的接合。可以理解的是，第一導電結構340、第二導電結構360及第三導電結構500的位置係取決於設計需求而不限定於此。
接著，可在鈍化保護層460及第三導電結構500上 形成一保護層(例如，膠帶(未繪示))，以提供平坦的表面及保護第三導電結構500。接著，以保護層作為支撐，沿著相鄰晶片區120之間的切割道(未繪示)，依序對蓋板200、第一基底100及絕緣層400進行切割製程，並去除保護層，以形成複數獨立的晶片封裝體。在上述實施例中，蓋板200可由透光材料(例如，玻璃、藍寶石或其他適合的透光材料)所構成，其有利於沿著自蓋板200朝第一基底100的方向進行切割製程，進而提升對位的精準度。
在另一實施例中，可直接利用蓋板200提供平坦的表面，沿著自第一基底100朝蓋板200的方向進行上述切割製程，而無需形成上述保護層。在上述實施例中，若蓋板200是易於刮傷材料(例如，玻璃、藍寶石或其他易於刮傷材料)，也可在蓋板200上形成一保護層(例如，膠帶(未繪示))。接著，以保護層作為支撐，沿著相鄰晶片區120之間的切割道(未繪示)，依序對絕緣層400、第一基底100及蓋板200進行切割製程，並去除保護層，以形成複數獨立的晶片封裝體。
在本實施例中，可進一步在獨立的晶片封裝體的第一基底100的第二表面100b上提供一電路板(未繪示)，且透過第三導電結構500將第一基底100內的感測裝置160及第二基底300內的積體電路裝置310電性連接至電路板。在上述各種實施例中，第二導電結構360的位置及數量係取決於設計需求，而未加以限定。舉例來說，在一實施例中，將第二導電結構360皆形成於第二基底300上，使得第二基底300的訊號或其他輸出電路(例如，電源供應或接地)經由第二導電結構360直接向外輸 出，而第一基底100的訊號或其他輸出電路(例如，電源供應或接地)則經由第一導電結構340、第二基底300及第二導電結構360向外輸出。在另一實施例中，將第二導電結構360皆形成於第一基底100上，使得第一基底100及第二基底300的訊號或其他輸出電路皆經由第二導電結構360向外輸出。在其他實施例中，第二導電結構360可各自形成於第一基底100及第二基底300上，使得第二基底300的訊號或其他輸出電路經由第二基底300上的第二導電結構360直接向外輸出，第一基底100的訊號或其他輸出電路可選擇性經由第一導電結構340、第二基底300及第二基底300上的第二導電結構360向外輸出或是不經由第二基底300而經由第一基底100上的第二導電結構360直接向外輸出。
根據本發明的上述實施例，由於採用矽通孔電極(即，重佈線層260)作為具有感測裝置160之第一基底100的外部電性連接的路徑，因此第二基底300可設置於第一基底100的第二表面100b上而避免遮蔽第一基底100內鄰近第一表面100a的感測裝置160。再者，可透過打線接合製程形成第一導電結構340，而將第一基底100內的感測裝置160電性連接至第二基底300內的積體電路裝置310。因此，根據本發明實施例能夠將感測裝置及一個或一個以上的積體電路裝置整合於同一晶片封裝體內，進而縮小後續接合的電路板的尺寸。如此一來，能夠進一步縮小具有感測功能之電子產品的尺寸。再者，採用晶圓級製程來製作晶片封裝體，可大量生產晶片封裝體，進而降低成本並節省製程時間。
以下配合第5A至5F圖說明本發明另一實施例之晶片封裝體的製造方法，其中第5A至5F圖係繪示出根據本發明另一實施例之晶片封裝體的製造方法的剖面示意圖，且其中相同於前述第1A至1F圖的實施例的部件係使用相同的標號並省略其說明。
請參照第5A圖，提供一第一基底100，其具有一第一表面100a及與其相對的一第二表面100b。為簡化圖式，此處僅繪示出第一基底100的單一晶片區120以及位於其中的兩個導電墊140。
在本實施例中，第一基底100的每一晶片區120內還具有一感測裝置160，其可鄰近於第一表面100a。在一實施例中，感測裝置160內的感測元件可透過第一基底100內的內連線結構而與導電墊140電性連接。為簡化圖式，此處僅以虛線170表示感測裝置160與導電墊140之間的內連線結構。
接著，可透過沉積製程(例如，塗佈製程、物理氣相沉積製程、化學氣相沉積製程、電鍍製程、無電鍍製程或其他適合的製程)、微影製程及蝕刻製程，在第一基底100的第一表面100a上形成圖案化的重佈線層260，重佈線層260延伸至感測裝置160上方。在本實施例中，重佈線層260與導電墊140直接或間接電性連接，且透過內連線結構中的介電材料與第一基底100電性隔離。在其他實施例中，重佈線層260與內連線結構之間可形成其他介電材料層。
請參照第5B圖，可透過複數第一導電結構340，將一第二基底300接合於第一基底100上。第一導電結構340形成 於第一表面100a上的重佈線層260與第二基底300的導電墊320之間，亦即導電墊320朝向第一基底100的第一表面100a。在本實施例中，感測裝置160及積體電路裝置310透過導電墊140、重佈線層260、第一導電結構340及導電墊320彼此電性連接。在本實施例中，第一導電結構340可為凸塊(例如，接合球或導電柱)或其他適合的導電結構，且可包括銅、鋁、焊料或其他適合的導電材料。舉例來說，可在第二基底300中導電墊320所鄰近的表面上形成光阻，其具有第一導電結構340的預定圖案，並在光阻的圖案內沉積前述導電材料，之後去除光阻，進而在第二基底300的導電墊320上形成第一導電結構340。接著，再利用第一導電結構340將第二基底300接合於重佈線層260上。
在本實施例中，第一基底100的尺寸大於第二基底300的尺寸。再者，當第一基底100的尺寸足夠大時，可在第一基底100的第一表面100a上設置一個以上具有不同積體電路功能的第二基底300。在一實施例中，第二基底300與第一基底100的感測裝置160完全上下重疊。在其他實施例中，第二基底300也可與第一基底100的感測裝置160部分上下重疊或未上下重疊。
接著，可透過打線接合製程，在重佈線層260上形成複數第二導電結構360。在一實施例中，第二導電結構360由位於重佈線層260上的接合球所構成。再者，第二導電結構360可包括金或其他適合的導電材料。在一實施例中，第二導電結構360的材料不同於第一導電結構340的材料。在一實施例中， 第二導電結構360的尺寸大於第一導電結構340的尺寸。在一實施例中，第二導電結構360的形成方法不同於第一導電結構340的形成方法。在本實施例中，來自第一基底100及第二基底300的訊號或其他輸出電路(例如，電源供應或接地)皆經由第二導電結構360向外輸出。
請參照第5C圖，可透過模塑成型製程或沉積製程(例如，塗佈製程、物理氣相沈積製程、化學氣相沈積製程或其他適合的製程)，在第一基底100的第一表面100a上形成一絕緣層400，以覆蓋第二基底300、重佈線層260及第二導電結構360，並圍繞第一基底100與第二基底300之間的第一導電結構340。
接著，以絕緣層400作為支撐，對第一基底100的第二表面100b進行薄化製程(例如，蝕刻製程、銑削製程、機械研磨製程或化學機械研磨製程)，以減少第一基底100的厚度。
請參照第5D圖，可透過塗佈、曝光及顯影製程，在薄化後的第一基底100的第二表面100b上形成一光學部件175。接著，可透過一間隔層180，將一蓋板200貼附於第一基底100的第二表面100b上。間隔層180暴露出對應於感測裝置160的光學部件175。
請參照第5E圖，可透過雷射鑽孔製程或微影及蝕刻製程(例如，乾蝕刻製程或濕蝕刻製程)，在絕緣層400內形成複數孔洞420，分別暴露出對應的第二導電結構360，因此第二導電結構360位於孔洞420的底部下方。接著，可透過沉積製程 (例如，塗佈製程、物理氣相沉積製程、化學氣相沉積製程、電鍍製程、無電鍍製程或其他適合的製程)、微影製程及蝕刻製程，在絕緣層400上形成圖案化的金屬層440，且填入絕緣層400的孔洞420內，以經由孔洞420電性連接至暴露出的第二導電結構360。在本實施例中，金屬層440填滿絕緣層400的孔洞420。在其他實施例中，金屬層440可順應性形成於孔洞420的側壁及底部，而未填滿絕緣層400的孔洞420。
請參照第5F圖，可透過沉積製程(例如，塗佈製程、物理氣相沈積製程、化學氣相沈積製程或其他適合的製程)，在金屬層440及絕緣層400上形成一鈍化保護層460。接著，可透過微影製程及蝕刻製程，在每一晶片區120的鈍化保護層460內形成複數第二開口480，以暴露出位於絕緣層400上的金屬層440的一部分。
之後，將第三導電結構500對應地設置於鈍化保護層460的第二開口480內，以直接接觸暴露出的金屬層440，而與金屬層440電性連接。在本實施例中，第三導電結構500可為凸塊(例如，接合球或導電柱)或其他適合的導電結構。舉例來說，可透過電鍍製程、網版印刷製程或其他適合的製程，在鈍化保護層460的第二開口480內形成焊料，且進行迴焊製程而形成焊球，以作為第三導電結構500。在本實施例中，第三導電結構500可包括錫、鉛、銅、金、鎳、前述之組合或其他適合的導電材料。
在一實施例中，第一導電結構340、第二導電結構360及第三導電結構500皆為球型，第二導電結構360的尺寸小 於第三導電結構500的尺寸且大於第一導電結構340的尺寸。在一實施例中，第三導電結構500的材料不同於第二導電結構360的材料。在一實施例中，第三導電結構500的形成方法不同於第二導電結構360的形成方法。舉例來說，第三導電結構500透過迴焊製程所形成，而第二導電結構360透過打線接合製程所形成。
接著，沿著相鄰晶片區120之間的切割道(未繪示)，對蓋板200、第一基底100及絕緣層400進行切割製程，以形成複數獨立的晶片封裝體。在本實施例中，可進一步在獨立的晶片封裝體的第一基底100的第一表面100a上提供一電路板(未繪示)，且透過第三導電結構500將第一基底100內的感測裝置160及第二基底300內的積體電路裝置310電性連接至電路板。
此外，第1A至1F圖的實施例也可與第5A至5F圖的實施例互相結合。舉例來說，請參照第6圖，可透過類似第5A圖的製造方法，在第一基底100的第一表面100a上形成圖案化的重佈線層260，但重佈線層260不延伸至感測裝置160上方。
接著，可透過類似第1D圖的製造方法，藉由黏著層280將第二基底300貼附於第一基底100的第一表面100a上，並進行打線接合製程，將第一導電結構340形成於對應的導電墊320及重佈線層260上，並將一個或一個以上的第二導電結構360形成於對應的導電墊320上，而將其他第二導電結構360形成於對應的重佈線層260上。
接著，可透過類似第5C圖的製造方法，在第一基 底100的第一表面100a上形成絕緣層400，以覆蓋第二基底300、重佈線層260、第一導電結構340及第二導電結構360。之後，以絕緣層400作為支撐，對第一基底100的第二表面100b進行薄化製程。
接著，可透過類似第5D圖的製造方法，在薄化後的第一基底100的第二表面100b上形成光學部件175，並透過間隔層180將蓋板200貼附於第一基底100的第二表面100b上。
之後，可透過類似第1E或5E圖的製造方法，在絕緣層400內形成複數孔洞420，分別暴露出對應的第二導電結構360。
在本實施例中，導電墊320及重佈線層260上的第二導電結構360可於形成孔洞420的製程(例如，雷射鑽孔製程)中作為緩衝層。再者，由於一個或一個以上的第二導電結構360形成於對應的導電墊320而非重佈線層260上，因此可降低孔洞420的深度，進而可降低孔洞420的深寬比而有利於製作孔洞420。
在其他實施例中，也可將所有的第二導電結構360形成於對應的導電墊320或重佈線層260上，且後續形成的所有孔洞420與對應的導電墊320或重佈線層260上下重疊。
接著，可透過類似第1F或5E圖的製造方法，在絕緣層400上形成圖案化的金屬層440，且填入絕緣層400的孔洞420內。之後，可透過類似第1F或5F圖的製造方法，在金屬層440及絕緣層400上形成鈍化保護層460，且在鈍化保護層460內形成複數第二開口480，並將第三導電結構500對應地設置於鈍 化保護層460的第二開口480內。接著，沿著相鄰晶片區120之間的切割道(未繪示)進行切割製程，以形成複數獨立的晶片封裝體，進而可製作出第6圖所示的晶片封裝體。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可更動與組合上述各種實施例。
100‧‧‧第一基底
100a‧‧‧第一表面
100b‧‧‧第二表面
120‧‧‧晶片區
140、320‧‧‧導電墊
160‧‧‧感測裝置
170、330‧‧‧內連線結構
175‧‧‧光學部件
180‧‧‧間隔層
200‧‧‧蓋板
220‧‧‧第一開口
240、400‧‧‧絕緣層
260‧‧‧重佈線層
280‧‧‧黏著層
300‧‧‧第二基底
310‧‧‧積體電路裝置
340‧‧‧第一導電結構
360‧‧‧第二導電結構
420‧‧‧孔洞
440‧‧‧金屬層
460‧‧‧鈍化保護層
480‧‧‧第二開口
500‧‧‧第三導電結構

Claims (34)

  1. 一種晶片封裝體，包括：一第一基底，其中該第一基底內包括一感測裝置；一第二基底，貼附於該第一基底上，其中該第二基底內包括一積體電路裝置；一第一導電結構，透過設置於該第一基底上的一重佈線層電性連接該感測裝置及該積體電路裝置；一絕緣層，覆蓋該第一基底、該第二基底及該重佈線層，其中該絕緣層內具有一孔洞；以及一第二導電結構，設置於該孔洞的底部下方。
  2. 如申請專利範圍第1項所述之晶片封裝體，其中該第一基底的尺寸大於該第二基底的尺寸。
  3. 如申請專利範圍第1項所述之晶片封裝體，其中該第一基底具有一第一表面及與其相對的一第二表面，該感測裝置鄰近於該第一表面，且該第二基底貼附於該第二表面，且其中該第一基底內更包括：一導電墊，鄰近於該第一表面；以及一第一開口，自該第二表面朝該第一表面延伸，並暴露出該導電墊。
  4. 如申請專利範圍第3項所述之晶片封裝體，其中該重佈線層設置於該第一基底的該第二表面上，且經由該第一開口電性連接暴露出的該導電墊，且其中該第二導電結構電性連接該重佈線層。
  5. 如申請專利範圍第4項所述之晶片封裝體，其中該第二導 電結構的材料相同於該第一導電結構的材料。
  6. 如申請專利範圍第1項所述之晶片封裝體，更包括：一金屬層，設置於該絕緣層上，且經由該孔洞電性連接該第二導電結構；以及一第三導電結構，電性連接該絕緣層上的該金屬層。
  7. 如申請專利範圍第6項所述之晶片封裝體，其中該第三導電結構的材料不同於該第二導電結構的材料。
  8. 如申請專利範圍第6項所述之晶片封裝體，其中該第二導電結構及該第三導電結構為接合球。
  9. 如申請專利範圍第8項所述之晶片封裝體，其中該第三導電結構的尺寸大於該第二導電結構的尺寸。
  10. 如申請專利範圍第1項所述之晶片封裝體，其中該積體電路裝置為一信號處理裝置。
  11. 如申請專利範圍第1項所述之晶片封裝體，其中該第一導電結構設置於該第二基底上，且延伸至該重佈線層上，且其中該第二導電結構設置於該第一基底上。
  12. 如申請專利範圍第1項所述之晶片封裝體，其中該第一導電結構設置於該第二基底上，且延伸至該重佈線層上，且其中該第二導電結構設置於該第二基底上。
  13. 如申請專利範圍第1項所述之晶片封裝體，其中該第一導電結構設置於該第一基底與該第二基底之間，且其中該第二導電結構設置於該第一基底上。
  14. 如申請專利範圍第1項所述之晶片封裝體，其中該第一基底具有一第一表面及與其相對的一第二表面，該感測裝置 鄰近於該第一表面，且該第二基底接合於該第一表面，且其中該第一基底內更包括一導電墊，鄰近於該第一表面。
  15. 如申請專利範圍第14項所述之晶片封裝體，其中該重佈線層設置於該第一基底的該第一表面上，且電性連接該導電墊及該第二導電結構。
  16. 如申請專利範圍第1項所述之晶片封裝體，其中該第二導電結構的材料不同於該第一導電結構的材料。
  17. 如申請專利範圍第16項所述之晶片封裝體，其中該第二導電結構的尺寸大於該第一導電結構的尺寸。
  18. 一種晶片封裝體的製造方法，包括：提供一第一基底，其中該第一基底內包括一感測裝置；將一第二基底貼附於該第一基底上，其中該第二基底內包括一積體電路裝置；形成一第一導電結構，以透過該第一基底上的一重佈線層將該感測裝置電性連接至該積體電路裝置；以及形成一第二導電結構及一絕緣層，其中該絕緣層覆蓋該第一基底、該第二基底及該重佈線層，且該絕緣層內具有一孔洞，且其中該第二導電結構位於該孔洞的底部下方。
  19. 如申請專利範圍第18項所述之晶片封裝體的製造方法，其中該第一基底的尺寸大於該第二基底的尺寸。
  20. 如申請專利範圍第18項所述之晶片封裝體的製造方法，其中該第一基底具有一第一表面及與其相對的一第二表面，該感測裝置鄰近於該第一表面，且該第二基底貼附於該第二表面，且其中該第一基底內更包括一導電墊，鄰近於該 第一表面，且該晶片封裝體的製造方法更包括：在該第一基底內形成一第一開口，該第一開口自該第二表面朝該第一表面延伸，且暴露出該導電墊，其中該重佈線層位於該第一基底的該第二表面上，且經由該第一開口電性連接暴露出的該導電墊，且其中該第二導電結構電性連接該重佈線層。
  21. 如申請專利範圍第20項所述之晶片封裝體的製造方法，其中該第二導電結構的材料相同於該第一導電結構的材料。
  22. 如申請專利範圍第18項所述之晶片封裝體的製造方法，更包括：在該絕緣層上形成一金屬層，其中該金屬層經由該孔洞電性連接該第二導電結構；以及在該絕緣層上的該金屬層上形成一第三導電結構。
  23. 如申請專利範圍第22項所述之晶片封裝體的製造方法，其中該第三導電結構的材料不同於該第二導電結構的材料。
  24. 如申請專利範圍第22項所述之晶片封裝體的製造方法，其中該第二導電結構及該第三導電結構為接合球。
  25. 如申請專利範圍第24項所述之晶片封裝體的製造方法，其中該第三導電結構的尺寸大於該第二導電結構的尺寸。
  26. 如申請專利範圍第22項所述之晶片封裝體的製造方法，其中該第三導電結構的形成方法不同於該第二導電結構的形成方法。
  27. 如申請專利範圍第18項所述之晶片封裝體的製造方法，其中該積體電路裝置為一信號處理裝置。
  28. 如申請專利範圍第18項所述之晶片封裝體的製造方法，其中該第一導電結構形成於該第二基底上，且延伸至該重佈線層上，且其中該第二導電結構形成於該第一基底上。
  29. 如申請專利範圍第18項所述之晶片封裝體的製造方法，其中該第一導電結構形成於該第二基底上，且延伸至該重佈線層上，且其中該第二導電結構形成於該第二基底上。
  30. 如申請專利範圍第18項所述之晶片封裝體的製造方法，其中該第一導電結構形成於該第一基底與該第二基底之間，且其中該第二導電結構形成於該第一基底上。
  31. 如申請專利範圍第18項所述之晶片封裝體的製造方法，其中該第一基底具有一第一表面及與其相對的一第二表面，該感測裝置鄰近於該第一表面，且該第二基底接合於該第一表面，且其中該第一基底內更包括一導電墊，該導電墊鄰近於該第一表面，該重佈線層設置於該第一基底的該第一表面上且電性連接該導電墊及該第二導電結構。
  32. 如申請專利範圍第18項所述之晶片封裝體的製造方法，其中該第二導電結構的材料不同於該第一導電結構的材料。
  33. 如申請專利範圍第32項所述之晶片封裝體的製造方法，其中該第二導電結構的尺寸大於該第一導電結構的尺寸。
  34. 如申請專利範圍第18項所述之晶片封裝體的製造方法，其中該第二導電結構的形成方法不同於該第一導電結構的形成方法。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI575462B (zh) * 2016-03-01 2017-03-21 南茂科技股份有限公司 指紋辨識封裝結構及其製作方法
TWI609336B (zh) * 2017-02-17 2017-12-21 致伸科技股份有限公司 指紋辨識模組及其製造方法
TWI651845B (zh) * 2018-03-20 2019-02-21 力成科技股份有限公司 影像感測模組系統級封裝體及其製造方法
TWI701773B (zh) * 2016-07-13 2020-08-11 台灣積體電路製造股份有限公司 晶片封裝結構及其製造方法
TWI788903B (zh) * 2020-08-06 2023-01-01 力成科技股份有限公司 封裝結構及其製造方法
US11894356B2 (en) 2021-08-17 2024-02-06 Macronix International Co., Ltd. Chip having multiple functional units and semiconductor structure using the same

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9379072B2 (en) * 2013-11-27 2016-06-28 Xintec Inc. Chip package and method for forming the same
DE102014202220B3 (de) * 2013-12-03 2015-05-13 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur Herstellung eines Deckelsubstrats und gehäustes strahlungsemittierendes Bauelement
TW201543641A (zh) * 2014-05-12 2015-11-16 Xintex Inc 晶片封裝體及其製造方法
US9898645B2 (en) 2015-11-17 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Fingerprint sensor device and method
KR102051373B1 (ko) 2016-09-23 2019-12-04 삼성전자주식회사 팬-아웃 센서 패키지 및 이를 포함하는 카메라 모듈
KR101952864B1 (ko) * 2016-09-30 2019-02-27 삼성전기주식회사 팬-아웃 반도체 패키지
TWI672779B (zh) * 2016-12-28 2019-09-21 曦威科技股份有限公司 指紋辨識裝置、使用其之行動裝置以及指紋辨識裝置的製造方法
US20190013302A1 (en) * 2017-07-07 2019-01-10 China Wafer Level Csp Co., Ltd. Packaging method and package structure for fingerprint recognition chip and drive chip
US11945714B2 (en) * 2020-07-30 2024-04-02 Stmicroelectronics S.R.L. Electronic device and corresponding method
US20220045115A1 (en) * 2020-08-06 2022-02-10 Powertech Technology Inc. Package structure and manufacturing method thereof

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7361989B1 (en) * 2006-09-26 2008-04-22 International Business Machines Corporation Stacked imager package
US8193034B2 (en) * 2006-11-10 2012-06-05 Stats Chippac, Ltd. Semiconductor device and method of forming vertical interconnect structure using stud bumps
US20080136004A1 (en) 2006-12-08 2008-06-12 Advanced Chip Engineering Technology Inc. Multi-chip package structure and method of forming the same
TWI332790B (en) * 2007-06-13 2010-11-01 Ind Tech Res Inst Image sensor module with a three-dimensional dies-stacking structure
SG148901A1 (en) * 2007-07-09 2009-01-29 Micron Technology Inc Packaged semiconductor assemblies and methods for manufacturing such assemblies
US20090170241A1 (en) * 2007-12-26 2009-07-02 Stats Chippac, Ltd. Semiconductor Device and Method of Forming the Device Using Sacrificial Carrier
US8039303B2 (en) 2008-06-11 2011-10-18 Stats Chippac, Ltd. Method of forming stress relief layer between die and interconnect structure
US8193632B2 (en) * 2008-08-06 2012-06-05 Industrial Technology Research Institute Three-dimensional conducting structure and method of fabricating the same
US9082806B2 (en) * 2008-12-12 2015-07-14 Stats Chippac, Ltd. Semiconductor device and method of forming a vertical interconnect structure for 3-D FO-WLCSP
US8952519B2 (en) 2010-01-13 2015-02-10 Chia-Sheng Lin Chip package and fabrication method thereof
US8138014B2 (en) 2010-01-29 2012-03-20 Stats Chippac, Ltd. Method of forming thin profile WLCSP with vertical interconnect over package footprint
US8604576B2 (en) * 2011-07-19 2013-12-10 Opitz, Inc. Low stress cavity package for back side illuminated image sensor, and method of making same
US8754514B2 (en) * 2011-08-10 2014-06-17 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-chip wafer level package
CN103101875A (zh) 2011-11-11 2013-05-15 精材科技股份有限公司 半导体封装件及其制法
CN103400807B (zh) * 2013-08-23 2016-08-24 苏州晶方半导体科技股份有限公司 影像传感器的晶圆级封装结构及封装方法
US9527723B2 (en) * 2014-03-13 2016-12-27 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming microelectromechanical systems (MEMS) package
CN105097790B (zh) * 2014-05-09 2018-12-04 精材科技股份有限公司 晶片封装体及其制造方法
TW201543641A (zh) * 2014-05-12 2015-11-16 Xintex Inc 晶片封裝體及其製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI575462B (zh) * 2016-03-01 2017-03-21 南茂科技股份有限公司 指紋辨識封裝結構及其製作方法
TWI701773B (zh) * 2016-07-13 2020-08-11 台灣積體電路製造股份有限公司 晶片封裝結構及其製造方法
TWI609336B (zh) * 2017-02-17 2017-12-21 致伸科技股份有限公司 指紋辨識模組及其製造方法
TWI651845B (zh) * 2018-03-20 2019-02-21 力成科技股份有限公司 影像感測模組系統級封裝體及其製造方法
TWI788903B (zh) * 2020-08-06 2023-01-01 力成科技股份有限公司 封裝結構及其製造方法
TWI814469B (zh) * 2020-08-06 2023-09-01 力成科技股份有限公司 封裝結構及其製造方法
US11894356B2 (en) 2021-08-17 2024-02-06 Macronix International Co., Ltd. Chip having multiple functional units and semiconductor structure using the same

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