JP2009158764A5 - - Google Patents
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- 所定分布密度のバンプが形成された回路領域を有する半導体基板同士が、前記バンプを接合することにより積層されて形成された積層型半導体装置であって、前記半導体基板の周辺部には、前記回路領域のバンプの分布密度より高い分布密度でダミーバンプが形成され、前記半導体基板同士において、前記ダミーバンプ同士の接合がなされていることを特徴とする積層型半導体装置。
- 前記ダミーバンプは、前記半導体基板に埋め込まれ前記半導体基板を貫通した、電気的接続を目的としないダミーＴＳＶ（Through Si Via）の先端部に形成されていることを特徴とする請求項１に記載の積層型半導体装置。
- 前記ダミーバンプは、前記半導体基板上に形成されたバリアメタルの上に形成されていることを特徴とする請求項１に記載の積層型半導体装置。
- 前記半導体基板の周辺部に形成された前記ダミーバンプは、前記半導体基板同士の接合用の接点としてのみ用いられるものであることを特徴とする請求項１から請求項３のうちいずれか１項に記載の積層型半導体装置。
- 前記ダミーバンプの分布密度は、前記回路領域に形成されたバンプの分布密度の1.5倍から３倍とされていることを特徴とする特徴とする請求項１から請求項４のうちいずれか１項に記載の積層型半導体装置。
- 前記ダミーバンプの分布密度は、２％〜３０％であることを特徴とする請求項１から請求項５のうちいずれか１項に記載の積層型半導体装置。
- 所定分布密度のバンプが形成された回路領域を有する半導体基板であって、前記半導体基板の周辺部には、前記回路領域のバンプの分布密度より高い分布密度でダミーバンプが形成されていることを特徴とする半導体基板。
- 前記ダミーバンプは、前記半導体基板に埋め込まれ前記半導体基板を貫通した、電気的接続を目的としないダミーＴＳＶ（Through Si Via）の先端部に形成されていることを特徴とする請求項７に記載の半導体基板。
- 前記ダミーバンプは、前記半導体基板上に形成されたバリアメタルの上に形成されていることを特徴とする請求項７に記載の半導体基板。
- 前記半導体基板の周辺部に形成された前記ダミーバンプは、前記半導体基板同士の接合用の接点としてのみ用いられるものであることを特徴とする請求項７から請求項９のうちいずれか１項に記載の半導体基板。
- 前記ダミーバンプの分布密度は、前記回路領域に形成されたバンプの分布密度の1.5倍から３倍とされていることを特徴とする特徴とする請求項７から請求項１０のうちいずれか１項に記載の半導体基板。
- 前記ダミーバンプの分布密度は、２％〜３０％であることを特徴とする請求項７から請求項１１のうちいずれか１項に記載の半導体基板。
- 所定分布密度のバンプが形成された回路領域を有する半導体基板同士が、前記バンプを接合することにより積層されて形成された積層型半導体装置であって、前記半導体基板の周辺部にはダミーバンプが形成されており、前記ダミーバンプの分布密度は２％〜３０％であり、前記半導体基板同士において、前記ダミーバンプ同士の接合がなされていることを特徴とする積層型半導体装置。
- 所定分布密度のバンプが形成された回路領域を有する２つの半導体基板を、前記バンプ同士を接合して積層する工程を有する積層型半導体装置の製造方法であって、前記半導体基板の周辺部に前記所定分布密度のバンプより高い分布密度でダミーバンプが形成された半導体基板を用い、前記所定密度のバンプを有する回路領域のバンプ同士を接合すると共に、前記ダミーバンプ同士を接合する工程を有することを特徴とする積層型半導体装置の製造方法。
- 半導体基板上に所定分布密度のバンプを有する回路領域を形成するステップと、前記半導体基板上の回路領域の周辺部に前記所定分布密度より高い分布密度のダミーバンプを形成するステップと、前記所定分布密度のバンプを有する回路領域のバンプ同士を接合するステップと、前記ダミーバンプ同士を接合するステップとを有することを特徴とする積層型半導体装置の製造方法。
- さらに、前記回路領域のバンプバンプ同士と、ダミーバンプ同士が接合された半導体基板の一方の非接合側の面を研磨して、研磨面の前記回路領域には前記所定分布密度のバンプ、その周辺部には前記所定分布密度より高い分布密度のダミーバンプを形成するステップと、前記所定分布密度のバンプが形成された回路領域を有し、その周辺領域には前記所定分布密度のバンプより高い分布密度のダミーバンプが形成された別の半導体基板を用意するステップと、当該別の半導体基板の前記バンプと前記研磨された面に形成された前記バンプ、当該別の半導体基板の前記ダミーバンプと前記研磨された面に形成された前記ダミーバンプとを接合するステップとを有することを特徴とする請求項１４又は請求項１５に記載の積層型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007336212A JP5157427B2 (ja) | 2007-12-27 | 2007-12-27 | 積層型半導体装置、半導体基板及び積層型半導体装置の製造方法。 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007336212A JP5157427B2 (ja) | 2007-12-27 | 2007-12-27 | 積層型半導体装置、半導体基板及び積層型半導体装置の製造方法。 |
Publications (3)
| Publication Number | Publication Date |
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| JP2009158764A JP2009158764A (ja) | 2009-07-16 |
| JP2009158764A5 true JP2009158764A5 (ja) | 2011-05-12 |
| JP5157427B2 JP5157427B2 (ja) | 2013-03-06 |
Family
ID=40962449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007336212A Active JP5157427B2 (ja) | 2007-12-27 | 2007-12-27 | 積層型半導体装置、半導体基板及び積層型半導体装置の製造方法。 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5157427B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5271562B2 (ja) * | 2008-02-15 | 2013-08-21 | 本田技研工業株式会社 | 半導体装置および半導体装置の製造方法 |
| US8012802B2 (en) * | 2010-02-04 | 2011-09-06 | Headway Technologies, Inc. | Method of manufacturing layered chip package |
| KR101242614B1 (ko) * | 2010-12-17 | 2013-03-19 | 에스케이하이닉스 주식회사 | 반도체 집적회로 |
| JP5780498B2 (ja) * | 2011-01-25 | 2015-09-16 | 独立行政法人国立高等専門学校機構 | Ｃｍｏｓ論理ｉｃパッケージの検査方法および検査装置 |
| KR20130016466A (ko) | 2011-08-08 | 2013-02-18 | 삼성전자주식회사 | 반도체 패키지 |
| JP2013183120A (ja) * | 2012-03-05 | 2013-09-12 | Elpida Memory Inc | 半導体装置 |
| JP6021378B2 (ja) | 2012-03-29 | 2016-11-09 | オリンパス株式会社 | 基板および半導体装置 |
| JP6616143B2 (ja) * | 2015-09-28 | 2019-12-04 | ラピスセミコンダクタ株式会社 | 半導体装置及びその製造方法 |
| CN108288590B (zh) * | 2017-01-09 | 2020-03-10 | 中芯国际集成电路制造(上海)有限公司 | 凸块封装方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002076247A (ja) * | 2000-08-25 | 2002-03-15 | Matsushita Electric Ind Co Ltd | 積層型半導体装置およびその製造方法 |
| TWI425604B (zh) * | 2004-07-26 | 2014-02-01 | Rambus Inc | 半導體裝置 |
-
2007
- 2007-12-27 JP JP2007336212A patent/JP5157427B2/ja active Active
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