JP2013524486A5

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Publication number: JP2013524486A5
Application number: JP2013501282A
Authority: JP
Filing date: 2011-03-03
Publication date: 2013-10-10
Anticipated expiration: 2031-03-03

Claims

半導体チップの多チップ・アセンブリを形成する方法であって、
半導体基板（１０１）上の第１のはんだパッド（１９２）のアレイに接合する第１のはんだボール（２５０）のアレイを介して、前記半導体基板（１０１）を暫定基板（９０１）に接合することによって、積層基板アセンブリを形成することと、
前記積層基板アセンブリをダイシングして複数の積層暫定構造を形成することであって、前記複数の積層暫定構造の各々が、前記半導体基板（１０１）の部分である第１の半導体チップ（１００）および前記暫定基板（９０１）の部分であるハンドル部分（９００）を含むことと、
前記複数の積層暫定構造間で積層暫定構造に第２の半導体チップ（２００）を接合することであって、前記積層暫定構造における前記第１の半導体チップ（１００）上に位置する第２のはんだパッド（１４２）のアレイおよび前記第２の半導体チップ（２００）上に位置する第３のはんだパッド（２４２）のアレイに第２のはんだボール（１５０）のアレイを接合することと、
前記積層暫定構造から前記ハンドル部分（９００）を取り外して積層半導体チップ構造（４００）を形成することと、
前記積層半導体チップ構造（４００）を含む少なくとも１つの積層半導体チップ構造をパッケージング基板（３００）に接合することによって半導体チップの多チップ・アセンブリを形成することと、を含む方法。
前記積層半導体チップ構造（４００）が、上方から下方に、前記第２の半導体チップ（２００）、前記第３のはんだパッド（２４２）のアレイ、前記第２のはんだボール（１５０）のアレイ、前記第２のはんだパッド（１４２）のアレイ、第１の半導体チップ（１００）、前記第１のはんだパッド（１９２）のアレイの部分、および前記第１のはんだボール（２５０）のアレイの部分を含む、請求項１に記載の方法。
前記積層半導体チップ構造（４００）が、前記第１のはんだボール（２５０）の前記アレイの部分を介して前記パッケージング基板（３００）に接合される、請求項２に記載の方法。
前記パッケージング基板（３００）の表面上にパッケージ側接合パッド（２９２）のアレイを形成することを更に含み、
前記積層半導体チップ構造（４００）が、前記パッケージ側接合パッド（２９２）のアレイおよび前記積層半導体チップ構造（４００）における前記第１の半導体チップ（１００）上の前記第１のはんだパッド（１９２）のアレイの部分に接合する前記第１のはんだボール（２５０）のアレイの部分を介して、前記パッケージング基板（３００）に接合される、請求項３に記載の方法。
前記パッケージング基板（３００）に別の積層半導体チップ構造を接合することを更に含み、
前記積層半導体チップ構造（４００）が、上方から下方に、前記第２の半導体チップ（２００）、前記第３のはんだパッド（２４２）のアレイ、前記第２のはんだボール（１５０）のアレイ、前記第２のはんだパッド（１４２）のアレイ、前記第１の半導体チップ（１００）、前記第１のはんだパッド（１９２）のアレイの部分、および前記第１のはんだボール（２５０）のアレイの部分を含み、
前記別の積層半導体チップ構造が、上方から下方に、別の第２の半導体チップ、別の第３のはんだパッドのアレイ、別の第２のはんだボールのアレイ、別の第２のはんだパッドのアレイ、別の第１の半導体チップ、前記第１のはんだパッドのアレイの別の部分、および前記第１のはんだボールのアレイの別の部分を含む、請求項３に記載の方法。
前記半導体基板（１０１）が金属相互接続構造層および半導体層（１１０）の積層を含み、前記第１のはんだパッド（１９２）のアレイが前記金属相互接続構造層の外面上に直接形成されている、請求項１に記載の方法。
前記暫定基板（９０１）が前記半導体基板（１０１）に接合されている間であって前記ダイシングの前に前記半導体基板（１０１）を薄くすることを更に含む、請求項１に記載の方法。
前記第２のはんだパッド（１４２）のアレイが、前記薄くすることの後であって前記ダイシングの前に、薄くした半導体層の表面上に形成される、請求項７に記載の方法。
前記暫定基板（９０１）に対する前記半導体基板（１０１）の前記接合の前に、前記半導体基板（１０１）の半導体層において導電性スタッド（１１１）のアレイを形成することを更に含み、
前記導電性スタッド（１１１）の前記アレイが、少なくとも前記半導体層（１１０）と金属相互接続構造層との間の界面から前記半導体層（１１０）内のある深さまで延在する、請求項１に記載の方法。
前記暫定基板（９０１）が前記半導体基板（１０１）に接合されている間であって前記ダイシングの前に前記半導体基板（１０１）を薄くすることを更に含み、
前記導電性スタッド（１１１）の前記アレイが、前記薄くすることの後に少なくとも前記界面から前記半導体層（１１０）の露出面まで延在する基板貫通バイア（ＴＳＶ）（１１２）のアレイを構成する、請求項９に記載の方法。
前記第２のはんだパッド（１４２）の前記アレイが、前記薄くすることの後に前記半導体層（１１０）の前記露出面上に直接形成される、請求項１０に記載の方法。
前記半導体基板（１０１）が第１の半導体層（１１０）および第１の金属相互接続構造層の積層を含み、
前記第２の半導体チップ（２００）が第２の半導体層（２１０）および第２の金属相互接続層の積層を含み、
前記第１のはんだパッド（１９２）の前記アレイが前記第１の金属相互接続構造層の上に直接形成され、
前記第３のはんだパッド（２４２）の前記アレイが前記第２の金属相互接続構造層の上に直接形成される、請求項１に記載の方法。
前記第２のはんだパッド（１４２）の前記アレイが、前記第１の半導体層（１１０）の表面上に直接形成され、前記第１の金属相互接続構造層に接触しない、請求項１２に記載の方法。
前記第１の半導体層（１１０）が少なくとも１つの第１の半導体デバイス（１２０）を含み、
前記第２の半導体層（２１０）が少なくとも１つの第２の半導体デバイス（２２０）を含む、請求項１２に記載の方法。
前記暫定基板（９０１）が半導体デバイスを含まない、請求項１４に記載の方法。
前記積層暫定構造内の前記第１の半導体チップ（１００）およびハンドル部分が、相互に一致する水平方向の断面形状を有する、請求項１に記載の方法。
前記第１のはんだボール（２５０）の前記アレイが第１のはんだ材料から成り、
前記第２のはんだボール（１５０）の前記アレイが第２のはんだ材料から成り、
前記第１のはんだ材料が前記第２のはんだ材料よりもリフロー温度が低い、請求項１に記載の方法。
前記暫定基板（９０１）上にはんだパッド（９９２）のアレイを形成することを更に含み、
前記第１のはんだボール（２５０）のアレイにおける各第１のはんだボールについて、前記はんだパッド（９９２）のアレイのはんだパッドとの接触面積が、前記第１のはんだパッド（１９２）のアレイの第１のはんだパッドとの接触面積よりも小さい、請求項１に記載の方法。
前記第１の半導体チップ（１００）と前記第２の半導体チップ（２００）との間に第１の誘電アンダーフィル層（１５２）を形成することと、
前記第１の半導体チップ（１００）と前記パッケージング基板（３００）との間に第２の誘電アンダーフィル層（２５２）を形成することと、を更に含む、請求項１に記載の方法。
前記パッケージング基板（３００）がセラミック・パッケージング基板またはラミネート・パッケージング基板であり、
前記第１の半導体チップ（１００）がプロセッサ・チップであり、
前記第２の半導体チップ（２００）がスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）・チップ、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）・チップ、または不揮発性メモリ・チップである、請求項１に記載の方法。